專利名稱：一種實(shí)現(xiàn)時(shí)間同步的方法和裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及時(shí)間同步技術(shù)領(lǐng)域，特別涉及一種實(shí)現(xiàn)時(shí)間同步的方法和裝置。
背景技術(shù)：
在數(shù)據(jù)采集領(lǐng)域，需要將板卡采集到的數(shù)據(jù)添加上時(shí)戳后發(fā)送到上層軟件， 以計(jì)算數(shù)據(jù)在網(wǎng)絡(luò)中的延時(shí)。目前一種常用的方法是采用現(xiàn)場(chǎng)可編程門陣列(FPGA， Field-Programmable Gate Array)產(chǎn)生時(shí)戮。 參見(jiàn)圖l，其是現(xiàn)有的為數(shù)據(jù)流打時(shí)間戳的處理流程示意圖。在FPGA內(nèi)部有秒計(jì) 數(shù)器和納秒計(jì)數(shù)器，這兩者構(gòu)成時(shí)戳計(jì)數(shù)器。驅(qū)動(dòng)從上層系統(tǒng)中取當(dāng)前的時(shí)間值，再將此值 設(shè)置到FPGA初值寄存器中，F(xiàn)PGA將此值加載到兩個(gè)計(jì)數(shù)器上作為計(jì)數(shù)器的計(jì)數(shù)初值開(kāi)始 計(jì)數(shù)。例如，驅(qū)動(dòng)從上層系統(tǒng)中取出1970年1月1日00時(shí)寫(xiě)入FGPA初值寄存器秒位作為 初值。當(dāng)納秒計(jì)數(shù)器計(jì)數(shù)達(dá)到秒時(shí)，納秒計(jì)數(shù)器清零同時(shí)秒計(jì)數(shù)器置位。板卡采集到的數(shù) 據(jù)包后，在數(shù)據(jù)包的包頭實(shí)時(shí)添加上述兩個(gè)計(jì)數(shù)器產(chǎn)生的時(shí)戳域，之后送到上層系統(tǒng)做進(jìn) 一步處理。整個(gè)系統(tǒng)在多板卡的情況下有主從設(shè)置主卡的秒計(jì)數(shù)器靠納秒計(jì)數(shù)器秒進(jìn)位 脈沖計(jì)數(shù)，從卡的秒計(jì)數(shù)器靠主卡的秒進(jìn)位脈沖計(jì)數(shù)，以達(dá)到多板卡間時(shí)戳同步的目的。
現(xiàn)有技術(shù)中，系統(tǒng)時(shí)間需要經(jīng)常與網(wǎng)絡(luò)時(shí)間進(jìn)行同步，而該同步過(guò)程必然造成需 要頻繁設(shè)置FPGA初值寄存器，當(dāng)系統(tǒng)時(shí)間與FPGA內(nèi)部時(shí)戳計(jì)數(shù)器之間有差異時(shí)，經(jīng)常會(huì)造 成采集到數(shù)據(jù)包的包頭時(shí)戳域反序的現(xiàn)象(正常收包，隨著時(shí)間的流逝先收到的包時(shí)戳域 小，后收到的包時(shí)戳域大；反序是指先收到的包時(shí)戳域大，后收到的包時(shí)戳域小)。
另外，上層系統(tǒng)設(shè)置的時(shí)間精度只有秒級(jí)，驅(qū)動(dòng)在取系統(tǒng)時(shí)間時(shí)存在多進(jìn)程下?lián)?占CPU、CPU時(shí)間片輪轉(zhuǎn)以及存儲(chǔ)器直接訪問(wèn)(DMA，DirectMemory Access)中斷處理帶來(lái)的 延時(shí)，由于延時(shí)的存在，造成時(shí)戳初值設(shè)置時(shí)誤差較大。在多板卡的情況下，如果出現(xiàn)取系 統(tǒng)時(shí)間跨秒的情況，會(huì)造成主從卡之間時(shí)戳?xí)r間間隔始終差1秒的錯(cuò)誤。

發(fā)明內(nèi)容
本發(fā)明實(shí)施例在于提供一種實(shí)現(xiàn)時(shí)間同步的方法和裝置，以解決現(xiàn)有技術(shù)中時(shí)戳
域反序的問(wèn)題，同時(shí)提高初值設(shè)置的時(shí)間精度。 本發(fā)明實(shí)施例提供了一種實(shí)現(xiàn)時(shí)間同步的方法，包括 在FPGA內(nèi)設(shè)置時(shí)戳計(jì)數(shù)器和參考時(shí)戳計(jì)數(shù)器，正常運(yùn)行時(shí)，所述參考時(shí)戳計(jì)數(shù)器 按照第一預(yù)設(shè)時(shí)鐘周期勻速進(jìn)位；所述方法還包括 實(shí)時(shí)計(jì)算所述時(shí)戳計(jì)數(shù)器與所述參考時(shí)戳計(jì)數(shù)器直接的差值； 如果所述差值超出預(yù)設(shè)的差值區(qū)間，且所述時(shí)戳計(jì)數(shù)器當(dāng)前的時(shí)戳計(jì)數(shù)器值小于 等于所述參考時(shí)戳計(jì)數(shù)器當(dāng)前的參考時(shí)戳計(jì)數(shù)器值，則控制所述時(shí)戳計(jì)數(shù)器按照第二預(yù)設(shè) 時(shí)鐘周期勻速進(jìn)位，直到所述時(shí)戳計(jì)數(shù)器與所述參考時(shí)戳計(jì)數(shù)器直接的差值在預(yù)設(shè)的差值 區(qū)間內(nèi)時(shí)，控制所述時(shí)戳計(jì)數(shù)器按照第一預(yù)設(shè)時(shí)鐘周期勻速進(jìn)位；所述第二預(yù)設(shè)時(shí)鐘周期 大于第一預(yù)設(shè)時(shí)鐘周期；
如果所述差值超出預(yù)設(shè)的差值區(qū)間，且所述時(shí)戳計(jì)數(shù)器當(dāng)前的時(shí)戳計(jì)數(shù)器值大于 所述參考時(shí)戳計(jì)數(shù)器當(dāng)前的參考時(shí)戳計(jì)數(shù)器值，則控制所述時(shí)戳計(jì)數(shù)器按照第三預(yù)設(shè)時(shí)鐘 周期勻速進(jìn)位，直到所述時(shí)戳計(jì)數(shù)器與所述參考時(shí)戳計(jì)數(shù)器直接的差值在預(yù)設(shè)的差值區(qū)間 內(nèi)時(shí)，控制所述時(shí)戳計(jì)數(shù)器按照第一預(yù)設(shè)時(shí)鐘周期勻速進(jìn)位；所述第三預(yù)設(shè)時(shí)鐘周期小于 第一預(yù)設(shè)時(shí)鐘周期。
其中，所述方法還包括在FPGA上設(shè)置使能寄存器控制位； 在初始設(shè)置時(shí)，所述使能寄存器控制位設(shè)置為"使能狀態(tài)"，驅(qū)動(dòng)將從上層系統(tǒng)取 得的時(shí)間初始值同時(shí)設(shè)置在時(shí)戳計(jì)數(shù)器和參考時(shí)戳計(jì)數(shù)器上； 在非初始設(shè)置時(shí)，將所述使能寄存器控制位設(shè)置為"非使能狀態(tài)"，驅(qū)動(dòng)從上層系 統(tǒng)取得的時(shí)間初始值設(shè)置在參考時(shí)戳計(jì)數(shù)器上。
其中，所述方法還包括在FPGA上設(shè)置狀態(tài)寄存器控制位； 判斷用于表示板卡同步狀態(tài)的同步環(huán)是否連接好，若連接好，則將所述狀態(tài)寄存 器置于連接好的狀態(tài)，否則，將所述狀態(tài)寄存器置于非連接好的狀態(tài)。 其中，通過(guò)檢測(cè)是否接收到秒進(jìn)位脈沖，來(lái)判斷板卡同步環(huán)是否連接好，若接收到
則連接好，反之，未連接好。 其中，所述方法還包括 在正常運(yùn)行時(shí)，驅(qū)動(dòng)在Tl時(shí)刻從取出時(shí)戳計(jì)數(shù)器的當(dāng)前時(shí)間值，在T2時(shí)刻從上層 系統(tǒng)取出上層系統(tǒng)的當(dāng)前時(shí)間值，在T3時(shí)刻將所述T1時(shí)刻和T2時(shí)刻所對(duì)應(yīng)的時(shí)間值傳送 給FPGA ;所述Tl < T2 < T3 ; FPGA判斷T3與Tl時(shí)刻的差值是否小于等于預(yù)設(shè)的精度閾值，若是，則將T2時(shí)刻 對(duì)應(yīng)的時(shí)間值寫(xiě)入到FPGA中，否則，返回錯(cuò)誤信息。
其中，所述方法還包括 當(dāng)存在多個(gè)板卡時(shí)，在加載FPGA時(shí)，將所有的板卡都設(shè)置為主卡，之后，先通過(guò) FPGA的主從寄存器設(shè)置多個(gè)板卡中的一個(gè)為主卡，其余為從卡，然后再將從上層系統(tǒng)取到 的時(shí)間設(shè)置到FPGA中，且先設(shè)置從卡的時(shí)間再設(shè)置主卡的時(shí)間。
本發(fā)明實(shí)施例還提供了一種實(shí)現(xiàn)時(shí)間同步的裝置，包括 FPGA，所述FPGA內(nèi)設(shè)置有時(shí)戳計(jì)數(shù)器和參考時(shí)戳計(jì)數(shù)器，正常運(yùn)行時(shí)，所述參考 時(shí)戳計(jì)數(shù)器按照第一預(yù)設(shè)時(shí)鐘周期勻速進(jìn)位； 差值計(jì)算模塊，用于實(shí)時(shí)計(jì)算所述時(shí)戳計(jì)數(shù)器與所述參考時(shí)戳計(jì)數(shù)器直接的差 值； 分析控制模塊，用于在所述差值超出預(yù)設(shè)的差值區(qū)間，且所述時(shí)戳計(jì)數(shù)器當(dāng)前的 時(shí)戳計(jì)數(shù)器值小于等于所述參考時(shí)戳計(jì)數(shù)器當(dāng)前的參考時(shí)戳計(jì)數(shù)器值時(shí)，控制所述時(shí)戳計(jì) 數(shù)器按照第二預(yù)設(shè)時(shí)鐘周期勻速進(jìn)位，直到所述時(shí)戳計(jì)數(shù)器與所述參考時(shí)戳計(jì)數(shù)器直接的 差值在預(yù)設(shè)的差值區(qū)間內(nèi)時(shí)，控制所述時(shí)戳計(jì)數(shù)器按照第一預(yù)設(shè)時(shí)鐘周期勻速進(jìn)位；所述 第二預(yù)設(shè)時(shí)鐘周期大于第一預(yù)設(shè)時(shí)鐘周期；用于在所述差值超出預(yù)設(shè)的差值區(qū)間，且所述 時(shí)戳計(jì)數(shù)器當(dāng)前的時(shí)戳計(jì)數(shù)器值大于所述參考時(shí)戳計(jì)數(shù)器當(dāng)前的參考時(shí)戳計(jì)數(shù)器值時(shí)，控 制所述時(shí)戳計(jì)數(shù)器按照第三預(yù)設(shè)時(shí)鐘周期勻速進(jìn)位，直到所述時(shí)戳計(jì)數(shù)器與所述參考時(shí)戳 計(jì)數(shù)器直接的差值在預(yù)設(shè)的差值區(qū)間內(nèi)時(shí)，控制所述時(shí)戳計(jì)數(shù)器按照第一預(yù)設(shè)時(shí)鐘周期勻 速進(jìn)位；所述第三預(yù)設(shè)時(shí)鐘周期小于第一預(yù)設(shè)時(shí)鐘周期。
其中，所述裝置還包括 初值設(shè)置控制模塊，用于在初始設(shè)置時(shí)，將FPGA上的使能寄存器設(shè)置為"使能狀 態(tài)"，將從上層系統(tǒng)取得的時(shí)間初始值同時(shí)設(shè)置在時(shí)戳計(jì)數(shù)器和參考時(shí)戳計(jì)數(shù)器上；在非初 始設(shè)置時(shí)，將FPGA上的使能寄存器設(shè)置為"非使能狀態(tài)"，將從上層系統(tǒng)取得的時(shí)間初始值
設(shè)置在參考時(shí)戳計(jì)數(shù)器上。
其中，所述裝置還包括 同步狀態(tài)檢測(cè)模塊，用于檢測(cè)表示板卡同步狀態(tài)的同步環(huán)是否連接好，若連接好， 則將狀態(tài)寄存器置于連接好的狀態(tài)，否則，將所述狀態(tài)寄存器置于非連接好的狀態(tài)。
其中，所述裝置還包括 握手保護(hù)模塊，用于在正常運(yùn)行時(shí)，在T1時(shí)刻從取出時(shí)戳計(jì)數(shù)器的當(dāng)前時(shí)間值， 在T2時(shí)刻從上層系統(tǒng)取出上層系統(tǒng)的當(dāng)前時(shí)間值，在T3時(shí)刻將所述T1時(shí)刻和T2時(shí)刻所 對(duì)應(yīng)的時(shí)間值傳送給FPGA ;所述Tl < T2 < T3 ;當(dāng)FPGA判斷出T3與Tl時(shí)刻的差值是否 小于等于預(yù)設(shè)的精度閾值時(shí)，將T2時(shí)刻對(duì)應(yīng)的時(shí)間值寫(xiě)入到FPGA中，當(dāng)FPGA判斷出T3與 Tl時(shí)刻的差值是否大于預(yù)設(shè)的精度閾值時(shí)，返回錯(cuò)誤信息。 應(yīng)用本發(fā)明實(shí)施例提供的實(shí)現(xiàn)時(shí)間同步的方法和裝置，由于時(shí)戳計(jì)數(shù)器和參考時(shí) 戳計(jì)數(shù)器兩個(gè)計(jì)數(shù)器都在同步計(jì)數(shù)中，這樣做可以平滑的減少外部同步時(shí)鐘頻率與本地 FPGA產(chǎn)生的時(shí)鐘頻率之間的差異，保證了不會(huì)出現(xiàn)時(shí)戳域倒序的現(xiàn)象。再有，由于設(shè)置了強(qiáng) 制設(shè)置時(shí)戳使能位，如當(dāng)此位為1時(shí)，設(shè)置的時(shí)戳初值同時(shí)立刻加載到時(shí)戳計(jì)數(shù)器和參考 時(shí)戳計(jì)數(shù)器中，否則，設(shè)置的時(shí)戳初值立刻加載到參考時(shí)戳計(jì)數(shù)器，時(shí)戳計(jì)數(shù)器則按照上述 的調(diào)整機(jī)制慢慢將頻率調(diào)整到與參考時(shí)戳計(jì)數(shù)器一致為止，使得時(shí)戳的調(diào)整更平滑。在握 手機(jī)制的保證下，保證了系統(tǒng)時(shí)間誤差在所要求的精度范圍內(nèi)，從而使得系統(tǒng)精度得到提 高。


為了更清楚地說(shuō)明本發(fā)明實(shí)施例和現(xiàn)有技術(shù)中的技術(shù)方案，下面將對(duì)實(shí)施例和現(xiàn) 有技術(shù)描述中所需要使用的附圖作簡(jiǎn)單地介紹，顯而易見(jiàn)地，下面描述中的附圖僅僅是本 發(fā)明的一些實(shí)施例，對(duì)于本領(lǐng)域普通技術(shù)人員來(lái)講，在不付出創(chuàng)造性勞動(dòng)的前提下，還可以 根據(jù)這些附圖獲得其他的附圖。
圖1是現(xiàn)有的為數(shù)據(jù)流打時(shí)間戳的處理流程示意圖； 圖2是根據(jù)本發(fā)明實(shí)施例的為數(shù)據(jù)流打時(shí)間戳的處理流程示意圖； 圖3是根據(jù)本發(fā)明實(shí)施例的實(shí)現(xiàn)時(shí)間同步的方法流程圖； 圖4是根據(jù)本發(fā)明實(shí)施例的握手保護(hù)機(jī)制實(shí)現(xiàn)示意圖； 圖5是根據(jù)本發(fā)明實(shí)施例的實(shí)現(xiàn)時(shí)間同步的裝置結(jié)構(gòu)示意圖。
具體實(shí)施例方式
下面將結(jié)合本發(fā)明實(shí)施例中的附圖，對(duì)本發(fā)明實(shí)施例中的技術(shù)方案進(jìn)行清楚、完 整地描述，顯然，所描述的實(shí)施例僅僅是本發(fā)明一部分實(shí)施例，而不是全部的實(shí)施例?；?本發(fā)明中的實(shí)施例，本領(lǐng)域普通技術(shù)人員在沒(méi)有作出創(chuàng)造性勞動(dòng)前提下所獲得的所有其他 實(shí)施例，都屬于本發(fā)明保護(hù)的范圍。
本發(fā)明實(shí)施例中所涉及的實(shí)現(xiàn)時(shí)間同步的方法和裝置實(shí)際是保證時(shí)間戳同步的 方法和裝置。
為了實(shí)現(xiàn)本發(fā)明，首先需要做一些設(shè)置，對(duì)具體的設(shè)置說(shuō)明如下 在FPGA內(nèi)設(shè)置時(shí)戳計(jì)數(shù)器和參考時(shí)戳計(jì)數(shù)器，正常運(yùn)行時(shí)，所述參考時(shí)戳計(jì)數(shù)器
按照第一預(yù)設(shè)時(shí)鐘周期勻速進(jìn)位。
驅(qū)動(dòng)對(duì)上層系統(tǒng)之間接口的設(shè)置如下 A.增加一個(gè)同步時(shí)間初值設(shè)置函數(shù)，由上層程序指定時(shí)間初值和主從關(guān)系.保證 所有卡的時(shí)間初始值相同； B.設(shè)置初值順序?yàn)橄仍O(shè)置所有從卡的時(shí)間，最后設(shè)置主卡的時(shí)間；
C.正常工作時(shí)，若做時(shí)間同步操作，由驅(qū)動(dòng)從上層系統(tǒng)取當(dāng)前的時(shí)間值；
D.增加一個(gè)確定板卡是否支持同步機(jī)制的驅(qū)動(dòng)接口 ； E.增加一個(gè)判斷同步環(huán)是否工作正常的驅(qū)動(dòng)接口，其中，檢測(cè)同步環(huán)即表示檢測(cè) 板卡的同步狀態(tài)。具體的，通過(guò)是否接到秒進(jìn)位脈沖來(lái)判斷同步環(huán)是否接好，若接好，則表 明同步環(huán)工作正常，可以保證同步操作，若未接好，則表明同步環(huán)異常，不能保證同步操作。
上述設(shè)置的功能可以用三個(gè)接口函數(shù)實(shí)現(xiàn) 設(shè)置時(shí)間函數(shù)(SetTime())，用于設(shè)置時(shí)間初始值和多個(gè)板卡的主從關(guān)系，由上層 系統(tǒng)對(duì)所有支持同步的板卡進(jìn)行設(shè)置，以保證時(shí)間初始值相同，且保證先設(shè)置從卡，最后設(shè) 置主卡； 設(shè)置同步類型函數(shù)(GetSyncType())，該函數(shù)用于通過(guò)獲取指定寄存器的狀態(tài)，如 同步寄存器的狀態(tài)，來(lái)獲取板卡是否支持同步的信息，并給調(diào)用者返回表明是否支持同步 的狀態(tài)值。 檢測(cè)同步狀態(tài)函數(shù)(CheckSyncStatus())，用于檢查板卡的同步狀態(tài)，即檢查同步 環(huán)是否正常工作，具體的，可以對(duì)所有支持同步的板卡都調(diào)用一遍，如果都成功，則說(shuō)明同 步環(huán)工作正常。 驅(qū)動(dòng)對(duì)FPGA的接口設(shè)置如下 A.增加使能寄存器控制位，當(dāng)該控制位表示使能(enable)時(shí)，允許直接設(shè)置板卡 的時(shí)間，立即生效，即當(dāng)該控制位表示enable時(shí)，可以設(shè)置時(shí)戳計(jì)數(shù)器和參考時(shí)戳計(jì)數(shù)器 的時(shí)間值，且立即生效；當(dāng)該控制位表示非使能(disable)時(shí)，設(shè)置的時(shí)間在一段時(shí)間后， 達(dá)到設(shè)置的時(shí)間值，即當(dāng)該控制位表示disable時(shí)，只能設(shè)置參考時(shí)戳計(jì)數(shù)器的時(shí)間值，不 能設(shè)置時(shí)戳計(jì)數(shù)器的時(shí)間值； B.增加一個(gè)狀態(tài)寄存器控制位，通過(guò)判斷是否接到秒進(jìn)位脈沖，來(lái)判斷同步環(huán)是 否接好。 下面結(jié)合附圖對(duì)本發(fā)明實(shí)施例再做詳細(xì)說(shuō)明。 參見(jiàn)圖2，其是根據(jù)本發(fā)明實(shí)施例的為數(shù)據(jù)流打時(shí)間戳的處理流程示意圖，參見(jiàn)圖 3，其是根據(jù)本發(fā)明實(shí)施例的實(shí)現(xiàn)時(shí)間同步的方法流程圖。結(jié)合圖2和圖3，具體包括在 FPGA內(nèi)設(shè)置時(shí)戳計(jì)數(shù)器和參考時(shí)戳計(jì)數(shù)器，正常運(yùn)行時(shí)，所述參考時(shí)戳計(jì)數(shù)器按照第一預(yù) 設(shè)時(shí)鐘周期勻速進(jìn)位；所述方法還包括 步驟301，實(shí)時(shí)計(jì)算所述時(shí)戳計(jì)數(shù)器與所述參考時(shí)戳計(jì)數(shù)器直接的差值； 步驟302，判斷所述差值超出預(yù)設(shè)的差值區(qū)間，且所述時(shí)戳計(jì)數(shù)器當(dāng)前的時(shí)戳計(jì)數(shù)器值小于等于所述參考時(shí)戳計(jì)數(shù)器當(dāng)前的參考時(shí)戳計(jì)數(shù)器值時(shí)，執(zhí)行步驟303，如果所述差 值超出預(yù)設(shè)的差值區(qū)間，且所述時(shí)戳計(jì)數(shù)器當(dāng)前的時(shí)戳計(jì)數(shù)器值大于所述參考時(shí)戳計(jì)數(shù)器 當(dāng)前的參考時(shí)戳計(jì)數(shù)器值，則執(zhí)行步驟304 ; 步驟303，控制所述時(shí)戳計(jì)數(shù)器按照第二預(yù)設(shè)時(shí)鐘周期勻速進(jìn)位，直到所述時(shí)戳計(jì) 數(shù)器與所述參考時(shí)戳計(jì)數(shù)器直接的差值在預(yù)設(shè)的差值區(qū)間內(nèi)時(shí)，控制所述時(shí)戳計(jì)數(shù)器按照 第一預(yù)設(shè)時(shí)鐘周期勻速進(jìn)位；所述第二預(yù)設(shè)時(shí)鐘周期大于第一預(yù)設(shè)時(shí)鐘周期；
步驟304，控制所述時(shí)戳計(jì)數(shù)器按照第三預(yù)設(shè)時(shí)鐘周期勻速進(jìn)位，直到所述時(shí)戳計(jì) 數(shù)器與所述參考時(shí)戳計(jì)數(shù)器直接的差值在預(yù)設(shè)的差值區(qū)間內(nèi)時(shí)，控制所述時(shí)戳計(jì)數(shù)器按照 第一預(yù)設(shè)時(shí)鐘周期勻速進(jìn)位；所述第三預(yù)設(shè)時(shí)鐘周期小于第一預(yù)設(shè)時(shí)鐘周期。
例如，在FPGA內(nèi)設(shè)置兩個(gè)計(jì)數(shù)器一個(gè)"時(shí)戳計(jì)數(shù)器"，做打時(shí)戳的納秒和秒計(jì)數(shù)； "參考時(shí)戳計(jì)數(shù)器"，做參考的納秒和秒計(jì)數(shù)。"參考時(shí)戳計(jì)數(shù)器"的納秒始終按照l(shuí)個(gè)時(shí)鐘 周期20ns勻速進(jìn)位；而"時(shí)戳計(jì)數(shù)器"的納秒按照一定規(guī)律進(jìn)位。
"時(shí)戳計(jì)數(shù)器"與"參考時(shí)戳計(jì)數(shù)器"總是實(shí)時(shí)計(jì)算差值，有兩種情況
(1)時(shí)戳計(jì)數(shù)器值< =參考時(shí)戳計(jì)數(shù)器值，此時(shí)表示外部同步時(shí)鐘頻率比本地 FPGA產(chǎn)生的時(shí)鐘頻率快，此時(shí)時(shí)戳計(jì)數(shù)器按照1個(gè)時(shí)鐘周期40ns的速度進(jìn)位，直到時(shí)戳計(jì) 數(shù)器與參考時(shí)戳計(jì)數(shù)器實(shí)時(shí)計(jì)算的差值接近0時(shí)，如在-5ns到+5ns這個(gè)區(qū)間時(shí)時(shí)，恢復(fù)到 按照l(shuí)個(gè)時(shí)鐘周期20ns的速度進(jìn)位，達(dá)到同步的目的； (2)時(shí)戳計(jì)數(shù)器值〉參考時(shí)戳計(jì)數(shù)器值，此時(shí)表示外部同步時(shí)鐘頻率比本地FPGA
產(chǎn)生的時(shí)鐘頻率慢，為了避免打時(shí)戳出現(xiàn)的反序錯(cuò)誤，時(shí)戳計(jì)數(shù)器按照1個(gè)時(shí)鐘周期10ns
的速度進(jìn)位，直到時(shí)戳計(jì)數(shù)器與參考時(shí)戳計(jì)數(shù)器實(shí)時(shí)計(jì)算的差值接近0時(shí)，如在-5ns到
+5ns這個(gè)區(qū)間時(shí)，恢復(fù)到按照1個(gè)時(shí)鐘周期20ns的速度進(jìn)位，達(dá)到同步的目的。 由于時(shí)戳計(jì)數(shù)器和參考時(shí)戳計(jì)數(shù)器兩個(gè)計(jì)數(shù)器都在同步計(jì)數(shù)中，這樣做可以平滑
的減少外部同步時(shí)鐘頻率與本地FPGA產(chǎn)生的時(shí)鐘頻率之間的差異，而且還保證了不會(huì)出
現(xiàn)時(shí)戳域倒序的現(xiàn)象。 需要說(shuō)明的是，對(duì)于圖3所示實(shí)施例，還可以包括在FPGA上設(shè)置使能寄存器控制 位；在初始設(shè)置時(shí)，所述使能寄存器控制位設(shè)置為"使能狀態(tài)"，如設(shè)置為l，驅(qū)動(dòng)將從上層 系統(tǒng)取得的時(shí)間初始值同時(shí)設(shè)置在時(shí)戳計(jì)數(shù)器和參考時(shí)戳計(jì)數(shù)器上；在非初始設(shè)置時(shí)，將 所述使能寄存器控制位設(shè)置為"非使能狀態(tài)"，如設(shè)置為0，此時(shí)驅(qū)動(dòng)從上層系統(tǒng)取得的時(shí)間 初始值只能設(shè)置在參考時(shí)戳計(jì)數(shù)器上。 由于設(shè)置了強(qiáng)制設(shè)置時(shí)戳使能位，如當(dāng)此位為1時(shí)，設(shè)置的時(shí)戳初值同時(shí)立刻加 載到時(shí)戳計(jì)數(shù)器和參考時(shí)戳計(jì)數(shù)器中，否則，設(shè)置的時(shí)戳初值立刻加載到參考時(shí)戳計(jì)數(shù)器， 時(shí)戳計(jì)數(shù)器則按照上述的調(diào)整機(jī)制慢慢將頻率調(diào)整到與參考時(shí)戳計(jì)數(shù)器一致為止。這樣， 使得時(shí)戳的調(diào)整更平滑。 需要說(shuō)明的是，對(duì)于圖3所示實(shí)施例，還可以包括在FPGA上設(shè)置狀態(tài)寄存器控制 位；通過(guò)檢測(cè)是否接收到秒進(jìn)位脈沖來(lái)判斷用于表示板卡同步狀態(tài)的同步環(huán)是否連接好， 若連接好，則將所述狀態(tài)寄存器置于連接好的狀態(tài)，否則，將所述狀態(tài)寄存器置于非連接好 的狀態(tài)。這樣，可以更好的保證同步的穩(wěn)定性，避免由于連接問(wèn)題而導(dǎo)致的不同步。
需要說(shuō)明的是，對(duì)于圖3所示實(shí)施例，還可以包括握手保護(hù)機(jī)制，參見(jiàn)圖4，其是根 據(jù)本發(fā)明實(shí)施例的握手保護(hù)機(jī)制實(shí)現(xiàn)示意圖，該機(jī)制具體包括
在正常運(yùn)行時(shí)，驅(qū)動(dòng)在Tl時(shí)刻從取出時(shí)戳計(jì)數(shù)器的當(dāng)前時(shí)間值，在T2時(shí)刻從上層 系統(tǒng)取出上層系統(tǒng)的當(dāng)前時(shí)間值，在T3時(shí)刻將所述T1時(shí)刻和T2時(shí)刻所對(duì)應(yīng)的時(shí)間值傳送 給FPGA ;所述Tl < T2 < T3 ; FPGA判斷T3與Tl時(shí)刻的差值是否小于等于預(yù)設(shè)的精度閾值，若是，則將T2時(shí)刻 對(duì)應(yīng)的時(shí)間值寫(xiě)入到FPGA中，否則，返回錯(cuò)誤信息。 例如，為了使系統(tǒng)時(shí)間的設(shè)置延時(shí)小于lms，所采用的握手保護(hù)機(jī)制包括驅(qū)動(dòng)在 取上層系統(tǒng)時(shí)間T2前，先取出時(shí)戳計(jì)數(shù)器在Tl時(shí)刻的值，然后將Tl， T2的值寫(xiě)入FPGA寄 存器。FPGA側(cè)時(shí)戳計(jì)數(shù)器在T3時(shí)刻接收到T1，T2的值后，立刻比較T3與Tl的差值，當(dāng)它 們的差值小于lms時(shí)，T2值為有效初值，將它設(shè)置到參考時(shí)戳計(jì)數(shù)器中；否則說(shuō)明T2值延 時(shí)過(guò)大，F(xiàn)PGA返回設(shè)置失敗的信號(hào)，放棄此次初值設(shè)置，由驅(qū)動(dòng)側(cè)再次發(fā)起初值設(shè)置動(dòng)作， 直到成功為止。這樣，保證了系統(tǒng)時(shí)間誤差在所要求的精度范圍內(nèi)，從而使得系統(tǒng)精度得到 提高。 需要說(shuō)明的是，對(duì)于上述所有實(shí)施例，當(dāng)存在多個(gè)板卡時(shí)，在加載FPGA時(shí)，將所有 的板卡都設(shè)置為主卡，之后，先通過(guò)FPGA的主從寄存器設(shè)置多個(gè)板卡中的一個(gè)為主卡，其 余為從卡，然后再將從上層系統(tǒng)取到的時(shí)間設(shè)置到FPGA中，且先設(shè)置從卡的時(shí)間再設(shè)置主 卡的時(shí)間。 本發(fā)明實(shí)施例還提供了一種實(shí)現(xiàn)時(shí)間同步的裝置，參見(jiàn)圖5，具體包括 FPGA501，所述FPGA內(nèi)設(shè)置有時(shí)戳計(jì)數(shù)器和參考時(shí)戳計(jì)數(shù)器，正常運(yùn)行時(shí)，所述參
考時(shí)戳計(jì)數(shù)器按照第一預(yù)設(shè)時(shí)鐘周期勻速進(jìn)位； 差值計(jì)算模塊502，用于實(shí)時(shí)計(jì)算所述時(shí)戳計(jì)數(shù)器與所述參考時(shí)戳計(jì)數(shù)器直接的 差值； 分析控制模塊503，用于在所述差值超出預(yù)設(shè)的差值區(qū)間，且所述時(shí)戳計(jì)數(shù)器當(dāng)前 的時(shí)戳計(jì)數(shù)器值小于等于所述參考時(shí)戳計(jì)數(shù)器當(dāng)前的參考時(shí)戳計(jì)數(shù)器值時(shí)，控制所述時(shí)戳 計(jì)數(shù)器按照第二預(yù)設(shè)時(shí)鐘周期勻速進(jìn)位，直到所述時(shí)戳計(jì)數(shù)器與所述參考時(shí)戳計(jì)數(shù)器直接 的差值在預(yù)設(shè)的差值區(qū)間內(nèi)時(shí)，控制所述時(shí)戳計(jì)數(shù)器按照第一預(yù)設(shè)時(shí)鐘周期勻速進(jìn)位；所 述第二預(yù)設(shè)時(shí)鐘周期大于第一預(yù)設(shè)時(shí)鐘周期；用于在所述差值超出預(yù)設(shè)的差值區(qū)間，且所 述時(shí)戳計(jì)數(shù)器當(dāng)前的時(shí)戳計(jì)數(shù)器值大于所述參考時(shí)戳計(jì)數(shù)器當(dāng)前的參考時(shí)戳計(jì)數(shù)器值時(shí)， 控制所述時(shí)戳計(jì)數(shù)器按照第三預(yù)設(shè)時(shí)鐘周期勻速進(jìn)位，直到所述時(shí)戳計(jì)數(shù)器與所述參考時(shí) 戳計(jì)數(shù)器直接的差值在預(yù)設(shè)的差值區(qū)間內(nèi)時(shí)，控制所述時(shí)戳計(jì)數(shù)器按照第一預(yù)設(shè)時(shí)鐘周期 勻速進(jìn)位；所述第三預(yù)設(shè)時(shí)鐘周期小于第一預(yù)設(shè)時(shí)鐘周期。
上述裝置還可以包括 初值設(shè)置控制模塊504，用于在初始設(shè)置時(shí)，將FPGA上的使能寄存器設(shè)置為"使能 狀態(tài)"，將從上層系統(tǒng)取得的時(shí)間初始值同時(shí)設(shè)置在時(shí)戳計(jì)數(shù)器和參考時(shí)戳計(jì)數(shù)器上；在非 初始設(shè)置時(shí)，將FPGA上的使能寄存器設(shè)置為"非使能狀態(tài)"，將從上層系統(tǒng)取得的時(shí)間初始 值設(shè)置在參考時(shí)戳計(jì)數(shù)器上。
上述裝置還可以包括 同步狀態(tài)檢測(cè)模塊505，用于檢測(cè)表示板卡同步狀態(tài)的同步環(huán)是否連接好，若連接 好，則將狀態(tài)寄存器置于連接好的狀態(tài)，否則，將所述狀態(tài)寄存器置于非連接好的狀態(tài)。
上述裝置還可以包括
握手保護(hù)模塊506，用于在正常運(yùn)行時(shí)，在T1時(shí)刻從取出時(shí)戳計(jì)數(shù)器的當(dāng)前時(shí)間 值，在T2時(shí)刻從上層系統(tǒng)取出上層系統(tǒng)的當(dāng)前時(shí)間值，在T3時(shí)刻將所述Tl時(shí)刻和T2時(shí)刻 所對(duì)應(yīng)的時(shí)間值傳送給FPGA ;所述Tl < T2 < T3 ;當(dāng)FPGA判斷出T3與Tl時(shí)刻的差值是否 小于等于預(yù)設(shè)的精度閾值時(shí)，將T2時(shí)刻對(duì)應(yīng)的時(shí)間值寫(xiě)入到FPGA中，當(dāng)FPGA判斷出T3與 Tl時(shí)刻的差值是否大于預(yù)設(shè)的精度閾值時(shí)，返回錯(cuò)誤信息。 應(yīng)用本發(fā)明實(shí)施例提供的實(shí)現(xiàn)時(shí)間同步的裝置，由于時(shí)戳計(jì)數(shù)器和參考時(shí)戳計(jì)數(shù) 器兩個(gè)計(jì)數(shù)器都在同步計(jì)數(shù)中，這樣做可以平滑的減少外部同步時(shí)鐘頻率與本地FPGA產(chǎn) 生的時(shí)鐘頻率之間的差異，保證了不會(huì)出現(xiàn)時(shí)戳域倒序的現(xiàn)象。再有，由于設(shè)置了強(qiáng)制設(shè)置 時(shí)戳使能位，如當(dāng)此位為1時(shí)，設(shè)置的時(shí)戳初值同時(shí)立刻加載到時(shí)戳計(jì)數(shù)器和參考時(shí)戳計(jì) 數(shù)器中，否則，設(shè)置的時(shí)戳初值立刻加載到參考時(shí)戳計(jì)數(shù)器，時(shí)戳計(jì)數(shù)器則按照上述的調(diào)整 機(jī)制慢慢將頻率調(diào)整到與參考時(shí)戳計(jì)數(shù)器一致為止，使得時(shí)戳的調(diào)整更平滑。在握手機(jī)制 的保證下，保證了系統(tǒng)時(shí)間誤差在所要求的精度范圍內(nèi)，從而使得系統(tǒng)精度得到提高。
對(duì)于裝置實(shí)施例而言，由于其基本相似于方法實(shí)施例，所以描述的比較簡(jiǎn)單，相關(guān) 之處參見(jiàn)方法實(shí)施例的部分說(shuō)明即可。 需要說(shuō)明的是，在本文中，諸如第一和第二等之類的關(guān)系術(shù)語(yǔ)僅僅用來(lái)將一個(gè)實(shí) 體或者操作與另一個(gè)實(shí)體或操作區(qū)分開(kāi)來(lái)，而不一定要求或者暗示這些實(shí)體或操作之間存 在任何這種實(shí)際的關(guān)系或者順序。而且，術(shù)語(yǔ)"包括"、"包含"或者其任何其他變體意在涵 蓋非排他性的包含，從而使得包括一系列要素的過(guò)程、方法、物品或者設(shè)備不僅包括那些要 素，而且還包括沒(méi)有明確列出的其他要素，或者是還包括為這種過(guò)程、方法、物品或者設(shè)備
所固有的要素。在沒(méi)有更多限制的情況下，由語(yǔ)句"包括一個(gè)......"限定的要素，并不排
除在包括所述要素的過(guò)程、方法、物品或者設(shè)備中還存在另外的相同要素。 以上所述僅為本發(fā)明的較佳實(shí)施例而已，并非用于限定本發(fā)明的保護(hù)范圍。凡在
本發(fā)明的精神和原則之內(nèi)所作的任何修改、等同替換、改進(jìn)等，均包含在本發(fā)明的保護(hù)范圍內(nèi)。
10
權(quán)利要求
一種實(shí)現(xiàn)時(shí)間同步的方法，其特征在于，包括在FPGA內(nèi)設(shè)置時(shí)戳計(jì)數(shù)器和參考時(shí)戳計(jì)數(shù)器，正常運(yùn)行時(shí)，所述參考時(shí)戳計(jì)數(shù)器按照第一預(yù)設(shè)時(shí)鐘周期勻速進(jìn)位；所述方法還包括實(shí)時(shí)計(jì)算所述時(shí)戳計(jì)數(shù)器與所述參考時(shí)戳計(jì)數(shù)器直接的差值；如果所述差值超出預(yù)設(shè)的差值區(qū)間，且所述時(shí)戳計(jì)數(shù)器當(dāng)前的時(shí)戳計(jì)數(shù)器值小于等于所述參考時(shí)戳計(jì)數(shù)器當(dāng)前的參考時(shí)戳計(jì)數(shù)器值，則控制所述時(shí)戳計(jì)數(shù)器按照第二預(yù)設(shè)時(shí)鐘周期勻速進(jìn)位，直到所述時(shí)戳計(jì)數(shù)器與所述參考時(shí)戳計(jì)數(shù)器直接的差值在預(yù)設(shè)的差值區(qū)間內(nèi)時(shí)，控制所述時(shí)戳計(jì)數(shù)器按照第一預(yù)設(shè)時(shí)鐘周期勻速進(jìn)位；所述第二預(yù)設(shè)時(shí)鐘周期大于第一預(yù)設(shè)時(shí)鐘周期；如果所述差值超出預(yù)設(shè)的差值區(qū)間，且所述時(shí)戳計(jì)數(shù)器當(dāng)前的時(shí)戳計(jì)數(shù)器值大于所述參考時(shí)戳計(jì)數(shù)器當(dāng)前的參考時(shí)戳計(jì)數(shù)器值，則控制所述時(shí)戳計(jì)數(shù)器按照第三預(yù)設(shè)時(shí)鐘周期勻速進(jìn)位，直到所述時(shí)戳計(jì)數(shù)器與所述參考時(shí)戳計(jì)數(shù)器直接的差值在預(yù)設(shè)的差值區(qū)間內(nèi)時(shí)，控制所述時(shí)戳計(jì)數(shù)器按照第一預(yù)設(shè)時(shí)鐘周期勻速進(jìn)位；所述第三預(yù)設(shè)時(shí)鐘周期小于第一預(yù)設(shè)時(shí)鐘周期。
2. 根據(jù)權(quán)利要求1所述的方法，其特征在于，所述方法還包括在FPGA上設(shè)置使能寄 存器控制位；在初始設(shè)置時(shí)，所述使能寄存器控制位設(shè)置為"使能狀態(tài)"，驅(qū)動(dòng)將從上層系統(tǒng)取得的 時(shí)間初始值同時(shí)設(shè)置在時(shí)戳計(jì)數(shù)器和參考時(shí)戳計(jì)數(shù)器上；在非初始設(shè)置時(shí)，將所述使能寄存器控制位設(shè)置為"非使能狀態(tài)"，驅(qū)動(dòng)從上層系統(tǒng)取 得的時(shí)間初始值設(shè)置在參考時(shí)戳計(jì)數(shù)器上。
3. 根據(jù)權(quán)利要求1所述的方法，其特征在于，所述方法還包括在FPGA上設(shè)置狀態(tài)寄 存器控制位；判斷用于表示板卡同步狀態(tài)的同步環(huán)是否連接好，若連接好，則將所述狀態(tài)寄存器置 于連接好的狀態(tài)，否則，將所述狀態(tài)寄存器置于非連接好的狀態(tài)。
4. 根據(jù)權(quán)利要求3所述的方法，其特征在于，通過(guò)檢測(cè)是否接收到秒進(jìn)位脈沖，來(lái)判斷 板卡同步環(huán)是否連接好，若接收到則連接好，反之，未連接好。
5. 根據(jù)權(quán)利要求1、2或3所述的方法，其特征在于，所述方法還包括 在正常運(yùn)行時(shí)，驅(qū)動(dòng)在T1時(shí)刻從取出時(shí)戳計(jì)數(shù)器的當(dāng)前時(shí)間值，在T2時(shí)刻從上層系統(tǒng)取出上層系統(tǒng)的當(dāng)前時(shí)間值，在T3時(shí)刻將所述T1時(shí)刻和T2時(shí)刻所對(duì)應(yīng)的時(shí)間值傳送給 FPGA ;所述Tl < T2 < T3 ;FPGA判斷T3與Tl時(shí)刻的差值是否小于等于預(yù)設(shè)的精度閾值，若是，則將T2時(shí)刻對(duì)應(yīng) 的時(shí)間值寫(xiě)入到FPGA中，否則，返回錯(cuò)誤信息。
6. 根據(jù)權(quán)利要求5所述的方法，其特征在于，所述方法還包括當(dāng)存在多個(gè)板卡時(shí)，在加載FPGA時(shí)，將所有的板卡都設(shè)置為主卡，之后，先通過(guò)FPGA的 主從寄存器設(shè)置多個(gè)板卡中的一個(gè)為主卡，其余為從卡，然后再將從上層系統(tǒng)取到的時(shí)間 設(shè)置到FPGA中，且先設(shè)置從卡的時(shí)間再設(shè)置主卡的時(shí)間。
7. —種實(shí)現(xiàn)時(shí)間同步的裝置，其特征在于，包括FPGA，所述FPGA內(nèi)設(shè)置有時(shí)戳計(jì)數(shù)器和參考時(shí)戳計(jì)數(shù)器，正常運(yùn)行時(shí)，所述參考時(shí)戳 計(jì)數(shù)器按照第一預(yù)設(shè)時(shí)鐘周期勻速進(jìn)位；差值計(jì)算模塊，用于實(shí)時(shí)計(jì)算所述時(shí)戳計(jì)數(shù)器與所述參考時(shí)戳計(jì)數(shù)器直接的差值； 分析控制模塊，用于在所述差值超出預(yù)設(shè)的差值區(qū)間，且所述時(shí)戳計(jì)數(shù)器當(dāng)前的時(shí)戳 計(jì)數(shù)器值小于等于所述參考時(shí)戳計(jì)數(shù)器當(dāng)前的參考時(shí)戳計(jì)數(shù)器值時(shí)，控制所述時(shí)戳計(jì)數(shù)器 按照第二預(yù)設(shè)時(shí)鐘周期勻速進(jìn)位，直到所述時(shí)戳計(jì)數(shù)器與所述參考時(shí)戳計(jì)數(shù)器直接的差值 在預(yù)設(shè)的差值區(qū)間內(nèi)時(shí)，控制所述時(shí)戳計(jì)數(shù)器按照第一預(yù)設(shè)時(shí)鐘周期勻速進(jìn)位；所述第二 預(yù)設(shè)時(shí)鐘周期大于第一預(yù)設(shè)時(shí)鐘周期；用于在所述差值超出預(yù)設(shè)的差值區(qū)間，且所述時(shí)戳 計(jì)數(shù)器當(dāng)前的時(shí)戳計(jì)數(shù)器值大于所述參考時(shí)戳計(jì)數(shù)器當(dāng)前的參考時(shí)戳計(jì)數(shù)器值時(shí)，控制所 述時(shí)戳計(jì)數(shù)器按照第三預(yù)設(shè)時(shí)鐘周期勻速進(jìn)位，直到所述時(shí)戳計(jì)數(shù)器與所述參考時(shí)戳計(jì)數(shù) 器直接的差值在預(yù)設(shè)的差值區(qū)間內(nèi)時(shí)，控制所述時(shí)戳計(jì)數(shù)器按照第一預(yù)設(shè)時(shí)鐘周期勻速進(jìn) 位；所述第三預(yù)設(shè)時(shí)鐘周期小于第一預(yù)設(shè)時(shí)鐘周期。
8. 根據(jù)權(quán)利要求7所述的方法，其特征在于，所述裝置還包括初值設(shè)置控制模塊，用于在初始設(shè)置時(shí)，將FPGA上的使能寄存器設(shè)置為"使能狀態(tài)"， 將從上層系統(tǒng)取得的時(shí)間初始值同時(shí)設(shè)置在時(shí)戳計(jì)數(shù)器和參考時(shí)戳計(jì)數(shù)器上；在非初始設(shè) 置時(shí)，將FPGA上的使能寄存器設(shè)置為"非使能狀態(tài)"，將從上層系統(tǒng)取得的時(shí)間初始值設(shè)置 在參考時(shí)戳計(jì)數(shù)器上。
9. 根據(jù)權(quán)利要求7所述的裝置，其特征在于，所述裝置還包括同步狀態(tài)檢測(cè)模塊，用于檢測(cè)表示板卡同步狀態(tài)的同步環(huán)是否連接好，若連接好，則將 狀態(tài)寄存器置于連接好的狀態(tài)，否則，將所述狀態(tài)寄存器置于非連接好的狀態(tài)。
10. 根據(jù)權(quán)利要求7、8或9所述的裝置，其特征在于，所述裝置還包括 握手保護(hù)模塊，用于在正常運(yùn)行時(shí)，在T1時(shí)刻從取出時(shí)戳計(jì)數(shù)器的當(dāng)前時(shí)間值，在T2時(shí)刻從上層系統(tǒng)取出上層系統(tǒng)的當(dāng)前時(shí)間值，在T3時(shí)刻將所述Tl時(shí)刻和T2時(shí)刻所對(duì)應(yīng)的 時(shí)間值傳送給FPGA ;所述Tl < T2 < T3 ;當(dāng)FPGA判斷出T3與Tl時(shí)刻的差值是否小于等于 預(yù)設(shè)的精度閾值時(shí)，將T2時(shí)刻對(duì)應(yīng)的時(shí)間值寫(xiě)入到FPGA中，當(dāng)FPGA判斷出T3與Tl時(shí)刻 的差值是否大于預(yù)設(shè)的精度閾值時(shí)，返回錯(cuò)誤信息。
全文摘要
本發(fā)明公開(kāi)了一種實(shí)現(xiàn)時(shí)間同步的方法和裝置，由于時(shí)戳計(jì)數(shù)器和參考時(shí)戳計(jì)數(shù)器兩個(gè)計(jì)數(shù)器都在同步計(jì)數(shù)中，這樣做可以平滑的減少外部同步時(shí)鐘頻率與本地FPGA產(chǎn)生的時(shí)鐘頻率之間的差異，保證了不會(huì)出現(xiàn)時(shí)戳域倒序的現(xiàn)象。再有，由于設(shè)置了強(qiáng)制設(shè)置時(shí)戳使能位，如當(dāng)此位為1時(shí)，設(shè)置的時(shí)戳初值同時(shí)立刻加載到時(shí)戳計(jì)數(shù)器和參考時(shí)戳計(jì)數(shù)器中，否則，設(shè)置的時(shí)戳初值立刻加載到參考時(shí)戳計(jì)數(shù)器，時(shí)戳計(jì)數(shù)器則按照上述的調(diào)整機(jī)制慢慢將頻率調(diào)整到與參考時(shí)戳計(jì)數(shù)器一致為止，使得時(shí)戳的調(diào)整更平滑。在握手機(jī)制的保證下，保證了系統(tǒng)時(shí)間誤差在所要求的精度范圍內(nèi)，從而使得系統(tǒng)精度得到提高。
文檔編號(hào)H04L29/06GK101729240SQ200910237498
公開(kāi)日2010年6月9日 申請(qǐng)日期2009年11月13日 優(yōu)先權(quán)日2009年11月13日
發(fā)明者劉洋, 張海東, 張睿博, 李永利, 賈林 申請(qǐng)人:北京中創(chuàng)信測(cè)科技股份有限公司