專利名稱：一種基于msk差分檢測解調(diào)的解擴(kuò)裝置的制作方法
技術(shù)領(lǐng)域：
本實用新型涉及一種通信系統(tǒng)接收機(jī)的解擴(kuò)裝置，尤其涉及一種基于MSK差分檢測解調(diào)的解擴(kuò)裝置，屬于擴(kuò)頻通信系統(tǒng)解擴(kuò)領(lǐng)域。
背景技術(shù)：
IEEE802. 15. 4標(biāo)準(zhǔn)定義了低速無線個人域網(wǎng)絡(luò)(LR-WPAN)的物理層和媒體接入控制層兩個規(guī)范。IEEE 802.15.4標(biāo)準(zhǔn)的低速率、低功耗和短距離傳輸?shù)奶攸c使它適合應(yīng)用于無線傳感器網(wǎng)絡(luò)領(lǐng)域。TEEE 802. 15. 4標(biāo)準(zhǔn)物理層規(guī)定了兩個頻段即2. 4 GHz頻段和868/915 MHz頻段，在全球通用的2.4 GHz頻段，規(guī)范規(guī)定了采用O-QPSK調(diào)制方案和直序擴(kuò)頻技術(shù)。
因為IEEE802. 15. 4標(biāo)準(zhǔn)采用的0-QPSK調(diào)制方案是帶半正弦波脈沖整形的0-QPSK調(diào)制方案，所以這種調(diào)制方案等價于最小頻移鍵控(MSK)調(diào)制，可以采用MSK差分檢測解調(diào)的方法及一定的編碼處理實現(xiàn)對IEEE802. 15. 4標(biāo)準(zhǔn)己調(diào)信號的解調(diào)。
現(xiàn)有技術(shù)中，解擴(kuò)裝置直接對解調(diào)數(shù)據(jù)進(jìn)行差分編碼，再進(jìn)行相關(guān)運算，同或相關(guān)電路中的同或相關(guān)器數(shù)量較多，使得電路較為復(fù)雜。
發(fā)明內(nèi)容
本實用新型為解決解擴(kuò)中相關(guān)運算量的問題而提出一種基于MSK差分檢測解調(diào)的解擴(kuò)裝置。
一種基于MSK差分檢測解調(diào)的解擴(kuò)裝置，其結(jié)構(gòu)包括時鐘控制電路、32位移位寄存器、同或相加電路、32位循環(huán)移位寄存器、6位減法器、最大絕對值鎖存器、比較器、symbol鎖存器、3位計數(shù)器和4位移位寄存器，其中時鐘控制電路的輸出端分別連接32位循環(huán)移位寄存器的輸入端、最大絕對值鎖存器的輸入端、3位計數(shù)器的輸入端、symbol鎖存器的輸入端和4位移位寄存器的輸入端，同或相加電路的輸入端分別連接32位移位寄存器的輸出端和32位循環(huán)移位寄存器的輸出端，同或相加電路的輸出端連接6位減法器的輸入端，6位減法器的輸出端分別連接symbol鎖存器的輸入端、比較器的輸入端和最大絕對值鎖存器的輸入端，最大絕對值鎖存器的輸出端連接比較器的輸入端，比較器的輸出端分別連接最大絕對值鎖存器的輸入端和symbol鎖存器的輸入端，3位計數(shù)器的輸出端連接symbol鎖存器的輸入端，symbol鎖存器的輸出端連接4位移位寄存器的輸入端。
本實用新型是一種適用于IEEE802. 15. 4標(biāo)準(zhǔn)的基于MSK差分檢測解調(diào)的解擴(kuò)裝置，其解擴(kuò)中相關(guān)運算量較一般解擴(kuò)方法減少了一半，同或相加電路中相關(guān)器數(shù)量的減少使系統(tǒng)功耗降低，電路簡單。


圖1是本實用新型的結(jié)構(gòu)示意圖。
具體實施方式
如圖1所示， 一種基于MSK差分檢測解調(diào)的解擴(kuò)裝置，其結(jié)構(gòu)包括時鐘控制電路、32位移位寄存器、同或相加電路、32位循環(huán)移位寄存器、6位減法器、最大絕對值鎖存器、比較器、symbol鎖存器、3位計數(shù)器和4位移位寄存器，其中同或相加電路可用32位串行或并行相關(guān)器，時鐘控制電路的輸出端分別連接32位循環(huán)移位寄存器的輸入端、最大絕對值鎖存器的輸入端、3位計數(shù)器的輸入端、symbol鎖存器的輸入端和4位移位寄存器的輸入端，同或相加電路的輸入端分別連接32位移位寄存器的輸出端和32位循環(huán)移位寄存器的輸出端，同或相加電路的輸出端連接6位減法器的輸入端，6位減法器的輸出端分別連接symbol鎖存器的輸入端、比較器的輸入端和最大絕對值鎖存器的輸入端，最大絕對值鎖存器的輸出端連接比較器的輸入端，比較器的輸出端分別連接最大絕對值鎖存器的輸入端和symbol鎖存器的輸入端，3位計數(shù)器的輸出端連接symbol鎖存器的輸入端，symbol鎖存器的輸出端連接4位移位寄存器的輸入端。
時鐘控制電路利用系統(tǒng)時鐘in—clk和同步電路輸出的位同步時鐘脈沖in—chipclk—en產(chǎn)生smbclk—en， cclk—en禾口 bitclk—en脈沖信號，in_chipclk_en、 smbclk—en、 cclk一en和bitclk—en信號高電早的持續(xù)時間者l^是in_clk的一個it鐘周期。假設(shè)in_clk是16MHz，則4個in—ch丄pclk—en對應(yīng)1個cclk—en， 16個in—chipc] k—en對應(yīng)1個smbclk—en， 1個smbclk—en對應(yīng)4個bitclk—en。如圖l所示，cclk_en分別輸t^給32位循環(huán)移位寄一存器、最大絕^值鎖存器和3位計i器；smbclk一en分別輸出給最大絕對值鎖存器、3位計數(shù)器、symbol鎖存器和4位移位寄存器；bitclk一en輸出給4位移位寄存器。
解擴(kuò)方法為對IEEE802. 15.4標(biāo)準(zhǔn)規(guī)定的symbo10對應(yīng)的32位PN0碼每四個進(jìn)行(1，-1，-l，l)的映射得到序列PN0_1，再對其進(jìn)行差分譯碼運算得到碼元序列PN0—2，將碼元序列PN0一2存儲在32位循環(huán)移位寄存器里；每接收到的32位數(shù)據(jù)與碼元序列PN0—2及其在時鐘控制下每右移四位序列進(jìn)行同或相關(guān)運算，得到相關(guān)值logic—cvalue， logiC_cvalUe在6位減法器中減去16得到signed—cvalue; signed—cvalue的絕對值與最大絕對j鎖存器中的值相比較，如果signed—cvalue^]絕對值大則將g存入最大絕對值鎖存器，同時bigger信號有效，signed—cvalue fif符號值在bigger信號有效時存入symbol鎖存器的最高位；3位計數(shù)器在smbclk—en有效時開始計數(shù)，每收到一個cclk—en脈沖3位計數(shù)器加一，如果bigger信號有效，則將3位計數(shù)器的值存入symbol鎖存器+的低三位；symbol鎖存器中的值在smbclk—en有效時被載入4位移位寄存器，在bitclk—en的控制下進(jìn)行并串轉(zhuǎn)換，串行輸出的即為最終解擴(kuò)出來的比特數(shù)據(jù)。
權(quán)利要求1、一種基于MSK差分檢測解調(diào)的解擴(kuò)裝置，其特征在于包括時鐘控制電路、32位移位寄存器、同或相加電路、32位循環(huán)移位寄存器、6位減法器、最大絕對值鎖存器、比較器、symbol鎖存器、3位計數(shù)器和4位移位寄存器，其中時鐘控制電路的輸出端分別連接32位循環(huán)移位寄存器的輸入端、最大絕對值鎖存器的輸入端、3位計數(shù)器的輸入端、symbol鎖存器的輸入端和4位移位寄存器的輸入端，同或相加電路的輸入端分別連接32位移位寄存器的輸出端和32位循環(huán)移位寄存器的輸出端，同或相加電路的輸出端連接6位減法器的輸入端，6位減法器的輸出端分別連接symbol鎖存器的輸入端、比較器的輸入端和最大絕對值鎖存器的輸入端，最大絕對值鎖存器的輸出端連接比較器的輸入端，比較器的輸出端分別連接最大絕對值鎖存器的輸入端和symbol鎖存器的輸入端，3位計數(shù)器的輸出端連接symbol鎖存器的輸入端，symbol鎖存器的輸出端連接4位移位寄存器的輸入端。
專利摘要本實用新型公開了一種基于MSK差分檢測解調(diào)的解擴(kuò)裝置，屬于擴(kuò)頻通信系統(tǒng)解擴(kuò)領(lǐng)域。其結(jié)構(gòu)包括時鐘控制電路、32位移位寄存器、同或相加電路、32位循環(huán)移位寄存器、6位減法器、最大絕對值鎖存器、比較器、symbol鎖存器、3位計數(shù)器和4位移位寄存器；使用該裝置進(jìn)行解擴(kuò)可以使相關(guān)運算量減少一半，如果同或相加電路是用串行相關(guān)器，可降低工作頻率和電路功耗，如果是并行相關(guān)器，可簡化電路。
文檔編號H04B1/69GK201341132SQ20092003708
公開日2009年11月4日 申請日期2009年2月17日 優(yōu)先權(quán)日2009年2月17日
發(fā)明者昊 劉, 吳建輝, 玲 唐, 姚國良, 時龍興, 蔣富龍 申請人:東南大學(xué)