專利名稱：經(jīng)優(yōu)化用于10g以太網(wǎng)物理層解決方案的pld體系結(jié)構(gòu)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及集成電路器件，更具體地涉及用于可編程集成電路器件的10千兆位 以太網(wǎng)(10(ΛΕ)物理(PHY)層電路。
背景技術(shù)：
隨著對(duì)于網(wǎng)絡(luò)帶寬需求的增加，10(ΛΕ的采用獲得用于局域網(wǎng)(LAN)、廣域網(wǎng) (WAN)及城域網(wǎng)(MAN)的大量動(dòng)力。10(ΛΕ是以太網(wǎng)的一種版本，其具有每秒10千兆位的 標(biāo)稱數(shù)據(jù)速率，并且由ΙΕΕΕ802. 3ae標(biāo)準(zhǔn)規(guī)定。IEEE 802. 3ae標(biāo)準(zhǔn)通過(guò)引用以其整體合并 于此。由于10(ΛΕ標(biāo)準(zhǔn)的高速度和需求規(guī)范(尤其是在物理層(PHY層))，所以性能是網(wǎng)絡(luò) 設(shè)備供應(yīng)商之間的關(guān)鍵區(qū)分因素。IOGbE的PHY層能夠通過(guò)集成大量可用的部件得以實(shí)現(xiàn)，這些部件通過(guò)標(biāo)準(zhǔn)接口 通信。例如，典型的10(ibE PHY層可以通過(guò)如下方式實(shí)現(xiàn)，即將網(wǎng)絡(luò)處理器通過(guò)16位雙數(shù) 據(jù)速率(DDR)系統(tǒng)物理接口級(jí)4(SPI-4)接口標(biāo)準(zhǔn)連接到10(ΛΕ介質(zhì)訪問(wèn)控制(MAC)設(shè)備。 網(wǎng)絡(luò)處理器和MAC設(shè)備在技術(shù)上不是PHY層的部分，但被包括在PHY層的描述中，從而向 PHY層連接到更高網(wǎng)絡(luò)層的方式提供背景。MAC設(shè)備可以通過(guò)64位10千兆位介質(zhì)獨(dú)立接 口(XGMII)與物理編碼子層(PCS)設(shè)備相連接。XGMII是用于將全雙工通信制的10(ΛΕ端 口相互連接以及與印制電路板上的其他電子器件相連接的標(biāo)準(zhǔn)。PCS設(shè)備通過(guò)10千兆位以 太網(wǎng)16位接口(XSBI)與10(ΛΕ光學(xué)收發(fā)器相連接。最后，光學(xué)收發(fā)器發(fā)射并接收10(ΛΕ 光學(xué)信號(hào)。盡管此10(ibE PHY層工具/實(shí)現(xiàn)方式(implementation)能夠利用可用的部件 來(lái)設(shè)計(jì)，但將這種PHY層設(shè)計(jì)集成到系統(tǒng)中需要許多部件，使用大量電路板面積，而且潛在 地造成復(fù)雜的布局和互操作性問(wèn)題。因此，期望賦予集成電路器件尤其是可編程集成電路器件，諸如可編程微控制器、 可編程邏輯器件(“PLD”)等，以更簡(jiǎn)單更有效的方式實(shí)現(xiàn)10(ΛΕ解決方案的能力。PLD與 10(ΛΕ工具的集成通常包括在PLD中產(chǎn)生更高級(jí)別的網(wǎng)絡(luò)設(shè)備(例如，網(wǎng)絡(luò)控制器和MAC設(shè) 備)以及將PLD輸出連接到特別設(shè)計(jì)的光學(xué)模塊，這些光學(xué)模塊實(shí)現(xiàn)專用的10(ΛΕPHY層電路。然而，這些實(shí)現(xiàn)方式為降低10(ΛΕ工具的復(fù)雜性所做很少。將光學(xué)模 塊連接到PLD所需的大量總線協(xié)議相當(dāng)復(fù)雜并會(huì)引起性能降低。通常，在PLD內(nèi)實(shí)現(xiàn)這些 協(xié)議需要額外的緩沖器、時(shí)鐘分頻器以及參考時(shí)鐘信號(hào)，這給系統(tǒng)增加了延遲、時(shí)序限制和 功耗。此外，與普通的光學(xué)收發(fā)器相比，這一實(shí)現(xiàn)方式中必須使用的光學(xué)模塊昂貴且對(duì)功率 和空間需求高。因此，所期望的是提供能夠?qū)崿F(xiàn)10(ΛΕ電路的物理層的可編程集成電路器 件。

發(fā)明內(nèi)容
根據(jù)本發(fā)明某些可能的方面，一種集成電路可以包括可編程電路和10千兆位以 太網(wǎng)(10(ΛΕ)物理(PHY)層電路。此10(ΛΕ PHY層電路包括能夠串聯(lián)耦連到10(ΛΕ光學(xué)收 發(fā)器模塊的10(ΛΕ收發(fā)器電路。在集成電路內(nèi)實(shí)現(xiàn)的10(ΛΕ收發(fā)器電路能夠?qū)目删幊屉娐方邮盏牟⑿袛?shù)據(jù)串行化以便傳輸?shù)焦鈱W(xué)收發(fā)器模塊，并且能夠?qū)墓鈱W(xué)收發(fā)器模塊接收 的串行數(shù)據(jù)解串或并行化并將此數(shù)據(jù)并行地提供給可編程電路。使該10(ΛΕ收發(fā)器電路在 集成電路內(nèi)實(shí)現(xiàn)將允許對(duì)該可編程電路的一些部分進(jìn)行編程，從而實(shí)現(xiàn)10(ibE PHY層電路。本發(fā)明更多的特征、其性質(zhì)以及各種優(yōu)點(diǎn)借助于附圖和下文的詳細(xì)描述將會(huì)更加清晰。


圖1為根據(jù)本發(fā)明一實(shí)施例的示例性可編程邏輯器件的簡(jiǎn)化示意框圖，該器件包 括10千兆位以太網(wǎng)物理層電路。圖2為根據(jù)本發(fā)明由圖1所示的可編程邏輯器件中的時(shí)鐘管理單元的簡(jiǎn)化示意框 圖。圖3為根據(jù)本發(fā)明涉及圖1所示可編程邏輯器件的OSI模型的示意圖。圖4為物理編碼子層設(shè)計(jì)的簡(jiǎn)化示意框圖，該設(shè)計(jì)能夠在可編程邏輯器件中實(shí) 現(xiàn)。
具體實(shí)施例方式雖然本發(fā)明同樣適用于其他類型的集成電路(例如，各類可編程集成電路，諸如 可編程微控制器等)，但通過(guò)下面關(guān)于其應(yīng)用于所謂可編程邏輯器件(PLD)的集成電路類 型的示例性討論，本發(fā)明將被完全理解。圖1中顯示了根據(jù)本發(fā)明在PLD內(nèi)實(shí)現(xiàn)的10千兆位以太網(wǎng)(10(ΛΕ)物理(PHY)層 的示例性實(shí)施例。如圖1中所示，PLD 100主要包括通用的可編程邏輯結(jié)構(gòu)10和收發(fā)器信 道50。PLD 100與10(ΛΕ光學(xué)收發(fā)器模塊110相連接，該光學(xué)收發(fā)器模塊將10(ΛΕ電信號(hào) 轉(zhuǎn)化成10(ΛΕ光信號(hào)或者相反。因此，除了由10(ΛΕ光學(xué)收發(fā)器模塊110所提供的光-電 轉(zhuǎn)化，10(ibE PHY層的所有功能都可以在PLD 100內(nèi)實(shí)現(xiàn)。PLD結(jié)構(gòu)20通常包括可編程邏輯的塊陣列。它也可以包括其他種類的塊，諸如存 儲(chǔ)塊、微處理器塊、數(shù)字信號(hào)處理(“DSP”)塊等。PLD結(jié)構(gòu)10通常也包括可編程互聯(lián)資源 的網(wǎng)絡(luò)，該網(wǎng)絡(luò)能夠被用來(lái)以多個(gè)不同方式之一形成到達(dá)該邏輯和其他塊的連接、來(lái)自該 邏輯和其他塊的連接和/或該邏輯與其他塊之間的連接。PLD結(jié)構(gòu)10通常還具有各種類型 的時(shí)鐘電路，這些時(shí)鐘電路可以包括用于分配各時(shí)鐘信號(hào)遍及該器件、鎖相環(huán)(“PLL”)電 路等的可編程網(wǎng)絡(luò)。圖1顯示了被劃分成PLD邏輯設(shè)計(jì)部分20和10(ΛΕ部分30的PLD結(jié)構(gòu)10。本文 中的這種劃分是略顯人為的并且這樣做主要出于討論的目的，因?yàn)?0(ΛΕ部分30的元件實(shí) 際上與PLD結(jié)構(gòu)10的其他部分沒(méi)有差別或差別不大。因此，10(ΛΕ部分30可以通過(guò)適當(dāng)編 程PLD結(jié)構(gòu)20的某些通用邏輯和通用互聯(lián)等來(lái)實(shí)現(xiàn)(正如PLD邏輯設(shè)計(jì)20是通過(guò)適當(dāng)編 程PLD結(jié)構(gòu)的其他通用邏輯和互聯(lián)等而得以實(shí)現(xiàn)的)。IOGbE部分30包括網(wǎng)絡(luò)處理器31、IOGbE介質(zhì)訪問(wèn)控制(MAC) 32和IOGbE物理編 碼子層(PCS) 33。與其上述獨(dú)立的對(duì)應(yīng)物類似，10(ΛΕ部分30的這些元件能夠被互聯(lián)到一起 以實(shí)現(xiàn)包括PHY層的IOGbE系統(tǒng)的對(duì)應(yīng)部分。然而，由于網(wǎng)絡(luò)處理器31、MAC 32和PCS 33 是在PLD結(jié)構(gòu)10內(nèi)實(shí)現(xiàn)的，所以這些獨(dú)立元件之間的接口標(biāo)準(zhǔn)可以被放寬或甚至忽略。只要PLD 100的最終輸出符合適當(dāng)?shù)慕涌跇?biāo)準(zhǔn)，各信號(hào)便可以以任何適當(dāng)?shù)姆绞皆?0(ΛΕ部 分30的這些元件之間進(jìn)行傳送。出于同樣的原因，即使10(ΛΕ部分30的各元件被顯示為 劃分成離散元件，IOGbE部分30的功能性仍可以利用任意數(shù)量的不同元件得以實(shí)現(xiàn)，所述 元件可以獨(dú)立地或可以不獨(dú)立地對(duì)應(yīng)于標(biāo)準(zhǔn)化10(ΛΕ部件。因此，在PLD結(jié)構(gòu)內(nèi)實(shí)現(xiàn)10(ΛΕ 部分30可以允許增加的靈活性。此外，IOGbE部分30也可以針對(duì)特殊實(shí)現(xiàn)方式被定制，可 以在需要時(shí)或標(biāo)準(zhǔn)更新時(shí)進(jìn)行升級(jí)或改進(jìn)，并且可以利用工業(yè)測(cè)試設(shè)計(jì)進(jìn)行配置。收發(fā)器信道50被顯示為包括10(ΛΕ收發(fā)器52，該10(ΛΕ收發(fā)器包括時(shí)鐘管理(或 乘法器)單元(“CMU”)電路M。CMU(例如，從PLD結(jié)構(gòu)lO(PLDCLOCK)、從光學(xué)收發(fā)器 110 (REFLICK)或者從PLD 100外部的來(lái)源(未顯示))接收一個(gè)或多于一個(gè)參考時(shí)鐘信號(hào) 并產(chǎn)生時(shí)鐘信號(hào)，這些時(shí)鐘信號(hào)可以被用于以下目的，例如為收發(fā)器52內(nèi)的串行器和并行 器(解串器)電路計(jì)時(shí)以及為PLD結(jié)構(gòu)10提供參考時(shí)鐘信號(hào)(PARCLK)。下面將參照?qǐng)D2 更詳細(xì)地說(shuō)明CMU 54的操作。應(yīng)該注意的是，盡管PLD結(jié)構(gòu)10在很大程度上是能夠被用來(lái)執(zhí)行各種不同功能 (包括10(ΛΕ部分30的功能)中任意一種功能的通用電路，但收發(fā)器信道50和接口 60的 各部件往往是硬連線的或至少部分硬連線的，以執(zhí)行10(ΛΕ收發(fā)器的特定功能。這些專用 部件所執(zhí)行的功能的某些參數(shù)可以是可選擇的并因此是可變的(例如，可編程地可選)。但 在每一種情況下，這樣的硬連線部件被專門(mén)用于執(zhí)行特殊功能或功能類型。這種專用部件 在10(ΛΕ收發(fā)器52中的示例是CMU 54。10(ΛΕ收發(fā)器52的其他專用部件可以包括發(fā)射器、 接收器、串行器、并行器、時(shí)鐘數(shù)據(jù)恢復(fù)(CDR)電路等。這些專用部件相比于等效部件在PLD 結(jié)構(gòu)10中實(shí)現(xiàn)的性能可以提供優(yōu)于類似部件的更高性能。PLD結(jié)構(gòu)10與收發(fā)器信道50之間的接口 60包括PLD結(jié)構(gòu)10與收發(fā)器52之間 的64位并行數(shù)據(jù)總線42和43，以及PLD結(jié)構(gòu)10與CMU 54之間的時(shí)鐘信號(hào)44和45。64 位寬總線可以被用來(lái)簡(jiǎn)化收發(fā)器52與在PLD結(jié)構(gòu)10內(nèi)實(shí)現(xiàn)的典型PCS設(shè)計(jì)之間的數(shù)據(jù)信 道。此外，出于同樣原因，此64位數(shù)據(jù)接口可以被設(shè)計(jì)以滿足10(ΛΕ標(biāo)準(zhǔn)的電氣規(guī)范。然 而，應(yīng)該注意的是，由于該接口在PLD 100內(nèi)部，所以該總線并非必須使用64位寬總線或符 合10(ΛΕ標(biāo)準(zhǔn)。圖2顯示了可以在收發(fā)器信道50內(nèi)實(shí)現(xiàn)的示例性CMU 54的示意框圖。除了 CMU 討可以基于其輸入時(shí)鐘信號(hào)REFCLK和PLDCLK生成的其他時(shí)鐘信號(hào)以外，CMU 54也可以 (基于這些輸入時(shí)鐘信號(hào))生成至少(1)在引線201上用于為從收發(fā)器信道50發(fā)送的 10(ΛΕ串行數(shù)據(jù)計(jì)時(shí)的SERCLK信號(hào)，以及(2)在引線202上用于為通過(guò)64位接口從PLD結(jié) 構(gòu)10接收的并行數(shù)據(jù)計(jì)時(shí)的PARCLK信號(hào)，所述并行數(shù)據(jù)具有相當(dāng)于串行數(shù)據(jù)信號(hào)時(shí)鐘頻 率1/64的頻率。應(yīng)該理解的是，這些時(shí)鐘信號(hào)或由收發(fā)器信道50所接收或產(chǎn)生的其他適 當(dāng)時(shí)鐘信號(hào)可以被用來(lái)為收發(fā)器信道50所接收的串行數(shù)據(jù)計(jì)時(shí)并通過(guò)64位接口將此數(shù)據(jù) 以并行方式發(fā)送到PLD結(jié)構(gòu)10。如圖2所示，CMU 54接收兩個(gè)輸入時(shí)鐘信號(hào)PLDCLK和REFCLK。PLDCLK是從PLD 結(jié)構(gòu)10接收的，而REFCLK是從外部來(lái)源接收的。REFCLK可以從圖1所示的10(ΛΕ光學(xué)收 發(fā)器模塊110接收，或者可以從不同來(lái)源(例如，參考時(shí)鐘發(fā)生電路)接收。這些時(shí)鐘信號(hào) 中的一個(gè)是利用多路復(fù)用器205選擇的并且被提供給頻率倍增鎖相環(huán)(PLL)215和225。在 某些其他實(shí)施例中，只有單一輸入時(shí)鐘信號(hào)被接收且不需要多路復(fù)用器205。
頻率倍增PLL 215和225可以產(chǎn)生具有時(shí)鐘速率的一個(gè)或多于一個(gè)時(shí)鐘信號(hào)，這 些時(shí)鐘信號(hào)倍增于并且同步于輸入?yún)⒖紩r(shí)鐘信號(hào)。PLL 215和225可以具有可編程地可 選的倍增因數(shù)M，以便為10(ΛΕ收發(fā)器52生成具有適當(dāng)串行時(shí)鐘速率的時(shí)鐘信號(hào)。例如， 假定參考時(shí)鐘的頻率為161. 13MHz，則值為32的倍增因數(shù)將產(chǎn)生頻率為5156. 16MHz的時(shí) 鐘信號(hào)。類似地，假定參考時(shí)鐘的頻率為644. 53MHz，則值為8的倍增因數(shù)將產(chǎn)生頻率為 5156. 16MHz的時(shí)鐘信號(hào)。通常，當(dāng)選擇PLL設(shè)計(jì)時(shí)，在PLL頻率范圍和PLL頻率精確性之間會(huì)存在一定量的 折衷。用于模擬和數(shù)字PLL兩種類型的設(shè)計(jì)是眾所周知的。例如，低抖動(dòng)PLL 215可以利用 由感應(yīng)(LC)電壓控制的振蕩器進(jìn)行設(shè)計(jì)，而寬范圍PLL 225可以利用由環(huán)形電壓控制的振 蕩器進(jìn)行設(shè)計(jì)。在某些實(shí)施例中，兩種PLL或其中之一可以由延遲鎖定環(huán)(DLL)代替。此 外，在某些實(shí)施例中，PLL可以輸出多于一個(gè)時(shí)鐘信號(hào)。這些多個(gè)時(shí)鐘信號(hào)可以是同樣產(chǎn)生 的時(shí)鐘信號(hào)的相移形式。具有與期望相位最接近的相位的時(shí)鐘信號(hào)可以從所述多個(gè)時(shí)鐘信 號(hào)中選擇。作為替代，具有不同相位的兩個(gè)時(shí)鐘信號(hào)可以被混合相位以生成具有落在兩個(gè) 時(shí)鐘信號(hào)之間的相位的時(shí)鐘信號(hào)。為了提供增加的靈活性，CMU M被顯示為具有每種PLL類型中的一種并可以利用 多路復(fù)用器203從兩個(gè)PPL的任意一個(gè)中選擇時(shí)鐘信號(hào)輸出。該選擇可以基于輸入時(shí)鐘的 頻率和倍增因數(shù)、各PLL輸出信號(hào)的對(duì)比關(guān)系或任何其他適合的因素。多路復(fù)用器203的 輸出是SERCLK，即用于為10(ΛΕ串行數(shù)據(jù)信號(hào)計(jì)時(shí)的時(shí)鐘信號(hào)。CMU M也產(chǎn)生用來(lái)聯(lián)系 IOGbE收發(fā)器52和PLD結(jié)構(gòu)10的并行時(shí)鐘PARCLK。PARCLK可以通過(guò)將SERCLK提供給分 頻電路240而得以產(chǎn)生。圖3顯示了開(kāi)放式系統(tǒng)互聯(lián)基礎(chǔ)參考模型300 (0SI模型)并且解釋了其如何與圖 1的系統(tǒng)相關(guān)聯(lián)。OSI模型300從其整體看是針對(duì)通信和計(jì)算機(jī)網(wǎng)絡(luò)協(xié)議設(shè)計(jì)的分層抽象 描述。從上至下，OSI模型300由應(yīng)用層、表示層、會(huì)話層、傳輸層、網(wǎng)絡(luò)層、數(shù)據(jù)鏈路層和物 理層組成。一層就是一組相關(guān)功能的集合，該層向其上一層提供服務(wù)并接收來(lái)自其下一層 的服務(wù)。例如，提供通過(guò)網(wǎng)絡(luò)的無(wú)錯(cuò)通信的層提供其上一層應(yīng)用所需要的路徑，同時(shí)它請(qǐng)求 更低的下一層發(fā)送和接收填補(bǔ)路徑內(nèi)容的數(shù)據(jù)包。圖1顯示了 10(ΛΕ的優(yōu)化物理(PHY)層 的實(shí)現(xiàn)方式，該層能夠與在PLD中實(shí)現(xiàn)的更高層集成在一起。從OSI模型300的右側(cè)來(lái)看，圖3是三個(gè)10(ibE PHY層體系結(jié)構(gòu)中每一個(gè)的底部 兩層的單相交(blow-up)，所述三個(gè)10(ibE PHY層體系結(jié)構(gòu)在10(ibE IEEE 802. 3ae規(guī)范中 被定義為10GBASE-W，IOGBASE-RdP 10GBASE-X。圖1的系統(tǒng)可以被用來(lái)實(shí)現(xiàn)這三個(gè)體系 結(jié)構(gòu)中的每一個(gè)。數(shù)據(jù)鏈路層320包含網(wǎng)絡(luò)處理器和介質(zhì)訪問(wèn)控制元件，這兩者都在如圖 1所示的PLD結(jié)構(gòu)10內(nèi)實(shí)現(xiàn)。這些層以及所有進(jìn)程層對(duì)所有三個(gè)體系結(jié)構(gòu)來(lái)說(shuō)都是相同 的。但是PHY層330對(duì)于三個(gè)體系結(jié)構(gòu)中的每一個(gè)來(lái)說(shuō)是不同的。所有PHY層都包含PCS 層、物理媒體附屬(PMA)層以及物理媒體相關(guān)層。在PLD結(jié)構(gòu)10內(nèi)實(shí)現(xiàn)的PCS層通過(guò)PLD 結(jié)構(gòu)互聯(lián)與更高層相連接。PMA層由收發(fā)器信道50實(shí)現(xiàn)并通過(guò)PLD結(jié)構(gòu)10與收發(fā)器信道 50之間的64位接口與PCS層相連接。PMD層由10(ΛΕ光學(xué)收發(fā)器模塊110實(shí)現(xiàn)并通過(guò)高 速串行接口與收發(fā)器信道相連接。10(ΛΕ光學(xué)收發(fā)器模塊110與光纖介質(zhì)相連接。對(duì)于10GBASE-W和10GBASE-R體系結(jié)構(gòu)，PLD結(jié)構(gòu)10與收發(fā)器信道50之間的64 位接口允許至64Β/66Β PCS的直接連接。對(duì)于使用8B/10B PCS的10GBASE-X體系結(jié)構(gòu)，可以在PLD內(nèi)實(shí)現(xiàn)速率轉(zhuǎn)換器(有時(shí)被稱為齒輪箱)以將64位接口轉(zhuǎn)換成80位接口。然而， 由于此接口在PLD內(nèi)實(shí)現(xiàn)，所以此數(shù)據(jù)帶寬轉(zhuǎn)換能夠使用可編程邏輯。圖4顯示了用于在PLD 400的PLD結(jié)構(gòu)410內(nèi)實(shí)現(xiàn)10GBASE-R體系結(jié)構(gòu)的PCS層 433的簡(jiǎn)化框圖。10GBASE-W和10GBASE-X體系結(jié)構(gòu)可以按照相似的方式實(shí)現(xiàn)。PLD結(jié)構(gòu) 410也包括PLD邏輯部分420，該邏輯部分可以包括PLD邏輯設(shè)計(jì)以及更高級(jí)的10(ΛΕ網(wǎng) 絡(luò)化功能。PLD邏輯部分420與PCS層433之間的劃分是人為的并且這樣做主要出于討論 的目的。PCS層433能夠在PLD結(jié)構(gòu)410內(nèi)實(shí)現(xiàn)并且可以作為更高級(jí)10(ΛΕ網(wǎng)絡(luò)化功能與 IOGbE收發(fā)器信道450之間的接口來(lái)發(fā)揮功用，所述網(wǎng)絡(luò)化功能也是在PLD結(jié)構(gòu)410內(nèi)實(shí)現(xiàn) 的。PCS層433包括發(fā)射路徑434和接收路徑435。發(fā)射路徑434從PLD邏輯420接收64位并行信號(hào)。彈性緩沖器43 可以緩沖該 64位信號(hào)并將其提供給64/66塊編碼器434b。64/66塊編碼器434b可以接收64位并行信 號(hào)并輸出66位編碼信號(hào)。添加額外的位到該數(shù)據(jù)的編碼過(guò)程可以增加數(shù)據(jù)信號(hào)的有效比 特率。例如，如圖4所示，64位數(shù)據(jù)信號(hào)可以具有156. 25MHz的頻率，而66位數(shù)據(jù)信號(hào)可以 具有161. 1238MHz的頻率。應(yīng)該理解的是，這些頻率僅僅是說(shuō)明性的而且可以使用任意適 合的頻率。66位編碼信號(hào)被提供給擾頻器43 以便進(jìn)一步編碼。最后，齒輪箱434d在維 持相同數(shù)據(jù)率的同時(shí)將66位信號(hào)轉(zhuǎn)換回64位信號(hào)。該64位并行信號(hào)被提供給10(ΛΕ收 發(fā)器信道450，該10(ΛΕ收發(fā)器信道以大約每秒10千兆位的速度輸出串行輸出。接收路徑 435按照與發(fā)射路徑434相似的方式操作，即從10(ΛΕ收發(fā)器信道450接收并行數(shù)據(jù)信號(hào)、 同步、解擾、解碼、緩沖以及將該信號(hào)提供給PLD邏輯420。附加的電路諸如測(cè)試模式檢查電 路436a、測(cè)試模式發(fā)生電路436b以及BER測(cè)試電路436c也可以在PCS層433內(nèi)被提供用 于器件測(cè)試。通過(guò)對(duì)上文內(nèi)容的總結(jié)和擴(kuò)展，本發(fā)明的好處和優(yōu)點(diǎn)被總結(jié)如下。本發(fā)明的一個(gè) 好處/優(yōu)點(diǎn)是，它能夠支持10(ibE IEEE 802. 3ae規(guī)范中所定義的所有三個(gè)PHY層體系結(jié)構(gòu) (10GBASE-W、10GBASE-R和10GBASE-X)。在這些體系結(jié)構(gòu)間轉(zhuǎn)換將只需要更改可編程邏輯。 也可以通過(guò)按比例減少實(shí)現(xiàn)10(ibE PHY層所需部件的數(shù)量來(lái)降低系統(tǒng)成本和復(fù)雜性。還可 以通過(guò)在PLD內(nèi)實(shí)現(xiàn)10(ibE PHY層的關(guān)鍵特征來(lái)減少延遲。此外，由于可以僅利用PLD和 光學(xué)收發(fā)器如10千兆位小型形狀因素可插拔(XFP)模塊來(lái)實(shí)現(xiàn)完整的10(ibE PHY層，所以 在單個(gè)PLD中可以實(shí)現(xiàn)多個(gè)端口。另外，與光學(xué)收發(fā)器組相關(guān)的成本、功耗和尺寸都能夠明 顯小于包括10(ibE PHY電路的光學(xué)模塊。本發(fā)明另一個(gè)可能的好處/優(yōu)點(diǎn)是在PLD內(nèi)PLD結(jié)構(gòu)與10(ΛΕ收發(fā)器之間的64 位接口。通過(guò)在PLD內(nèi)而不是在PLD外實(shí)現(xiàn)10(ΛΕ收發(fā)器，不需要實(shí)現(xiàn)來(lái)自PLD的64位輸 出，所述64位輸出將需要額外的緩沖器、時(shí)鐘分頻器和時(shí)鐘。此外，該接口減少了路徑設(shè)計(jì) 的延遲、復(fù)雜性、時(shí)序限制和功耗。最后，該64位接口能夠直接與10GBASE-W和1OGBASE-R PCS層相連接。這就允許利用該P(yáng)LD的設(shè)計(jì)者在PLD內(nèi)使用標(biāo)準(zhǔn)PCS層工具。本發(fā)明還有一個(gè)可能的好處/優(yōu)點(diǎn)是，在PLD內(nèi)實(shí)現(xiàn)的10(ibE PHY層部分是可編 程且可定制的。特有的鏈接特性可以在PLD內(nèi)實(shí)現(xiàn)。各設(shè)計(jì)無(wú)需硬件改動(dòng)也能夠得到更新 和重新設(shè)計(jì)，能夠減少收發(fā)器功耗。應(yīng)該理解的是，上文所述只是本發(fā)明原理的示意性說(shuō)明，而且本領(lǐng)域技術(shù)人員在 不背離本發(fā)明的范圍和精神的情況下能夠做出各種修改。例如，上文明確提及的時(shí)鐘速度和總線帶寬僅是舉例，像這樣的參數(shù)在本發(fā)明其他各實(shí)施例中可以是其他的值。同樣地，盡 管在本文大多數(shù)部分以PLD為背景已經(jīng)示意性描述了本發(fā)明，但本發(fā)明同樣適用于任何類 型的集成電路，尤其是可編程的集成電路。
權(quán)利要求
1.一種用于處理10千兆位以太網(wǎng)即10(ΛΕ信號(hào)的集成電路，其包括 可編程電路；在所述可編程電路中實(shí)現(xiàn)的10(ΛΕ物理編碼層即PCS電路；IOGbE收發(fā)器電路，其從所述可編程電路接收64位并行數(shù)據(jù)信號(hào)并且由所述并行數(shù)據(jù) 信號(hào)產(chǎn)生串行10(ΛΕ數(shù)據(jù)信號(hào)；以及接口電路，其將所述可編程電路的一部分與所述收發(fā)器互聯(lián)在一起。
2.如權(quán)利要求1所述的集成電路，其中，所述收發(fā)器電路包括時(shí)鐘管理單元即CMU電 路，所述CMU電路接收參考時(shí)鐘信號(hào)并產(chǎn)生高速串行時(shí)鐘信號(hào)。
3.如權(quán)利要求2所述的集成電路，其中，所述參考時(shí)鐘信號(hào)是從所述可編程電路接收的。
4.如權(quán)利要求2所述的集成電路，其中，所述參考時(shí)鐘信號(hào)是從所述集成電路外部的 來(lái)源接收的。
5.如權(quán)利要求2所述的集成電路，其中，所述CMU電路包括頻率倍增鎖相環(huán)電路。
6.如權(quán)利要求5所述的集成電路，其中，所述CMU電路包括兩個(gè)頻率倍增鎖相環(huán)電路。
7.如權(quán)利要求6所述的集成電路，其中，第一倍增鎖相環(huán)電路包括由感應(yīng)電壓控制的 振蕩器，而第二倍增鎖相環(huán)電路包括由環(huán)形電壓控制的振蕩器。
8.如權(quán)利要求1所述的集成電路，其中，所述收發(fā)器電路接收串行10(ΛΕ數(shù)據(jù)信號(hào)，由 所述串行數(shù)據(jù)信號(hào)產(chǎn)生64位并行數(shù)據(jù)信號(hào)，并將所述串行數(shù)據(jù)信號(hào)提供給所述可編程電 路。
9.如權(quán)利要求1所述的集成電路，其中，所述收發(fā)器電路被耦連到外部光學(xué)收發(fā)器模塊。
10.如權(quán)利要求1所述的集成電路，其中，所述收發(fā)器電路和所述接口電路是利用硬連 線部件實(shí)現(xiàn)的。
11.如權(quán)利要求1所述的集成電路，其中，所述集成電路實(shí)現(xiàn)10(ΛΕ物理層即PHY層。
12.如權(quán)利要求11所述的集成電路，其中，所述集成電路是可編程的，以實(shí)現(xiàn) 10GBASE-W、10GBASE-R 和 10GBASE-X 體系結(jié)構(gòu)的所述 IOGbE PHY 層。
13.一種用于處理10千兆位以太網(wǎng)即10(ΛΕ信號(hào)的集成電路，其包括 可編程邏輯器件結(jié)構(gòu)，其中所述可編程邏輯結(jié)構(gòu)實(shí)現(xiàn)用戶指定邏輯電路， 網(wǎng)絡(luò)處理器電路， 介質(zhì)訪問(wèn)控制電路，以及 物理編碼子層電路；以及IOGbE收發(fā)器電路，其從所述可編程邏輯器件結(jié)構(gòu)接收64位并行數(shù)據(jù)信號(hào)并且由所述 并行數(shù)據(jù)信號(hào)產(chǎn)生串行10千兆位以太網(wǎng)數(shù)據(jù)信號(hào)。
14.如權(quán)利要求13所述的集成電路，其中，所述收發(fā)器電路包括時(shí)鐘管理單元即CMU電 路，所述CMU電路接收參考時(shí)鐘信號(hào)并產(chǎn)生高速串行時(shí)鐘信號(hào)。
15.如權(quán)利要求14所述的集成電路，其中，所述參考時(shí)鐘信號(hào)是從所述可編程邏輯器 件結(jié)構(gòu)接收的。
16.如權(quán)利要求14所述的集成電路，其中，所述參考時(shí)鐘信號(hào)是從所述集成電路外部的來(lái)源接收的。
17.如權(quán)利要求14所述的集成電路，其中，所述CMU電路包括頻率倍增鎖相環(huán)電路。
18.如權(quán)利要求17所述的集成電路，其中，所述CMU電路包括兩個(gè)頻率倍增鎖相環(huán)電路。
19.如權(quán)利要求18所述的集成電路，其中，第一倍增鎖相環(huán)電路包括由感應(yīng)電壓控制 的振蕩器，而第二倍增鎖相環(huán)電路包括由環(huán)形電壓控制的振蕩器。
20.如權(quán)利要求13所述的集成電路，其中，所述收發(fā)器電路接收串行10(ΛΕ數(shù)據(jù)信號(hào)， 由所述串行數(shù)據(jù)信號(hào)產(chǎn)生64位并行數(shù)據(jù)信號(hào)并將所述串行數(shù)據(jù)信號(hào)提供給所述可編程邏 輯器件結(jié)構(gòu)。
21.如權(quán)利要求13所述的集成電路，其中，所述收發(fā)器電路被耦連到外部光學(xué)收發(fā)器 模塊。
22.如權(quán)利要求13所述的集成電路，其中，所述收發(fā)器電路是利用硬連線部件實(shí)現(xiàn)的。
23.如權(quán)利要求13所述的集成電路，其中，所述集成電路實(shí)現(xiàn)10(ΛΕ物理層即PHY層。
24.如權(quán)利要求23所述的集成電路，其中，所述集成電路是可編程的，以實(shí)現(xiàn) 10GBASE-W、10GBASE-R 和 10GBASE-X 體系結(jié)構(gòu)的 IOGbEPHY 層。
全文摘要
一種集成電路(例如可編程集成電路，如可編程微控制器、可編程邏輯器件等)包括可編程電路和10千兆位以太網(wǎng)(10GbE)收發(fā)器電路。該可編程電路和收發(fā)器電路可被配置為實(shí)現(xiàn)10GbE網(wǎng)絡(luò)互聯(lián)規(guī)范的物理(PHY)層。然后這一集成電路可以被耦連到光學(xué)收發(fā)器模塊，以便發(fā)送和接收10GbE光信號(hào)。該收發(fā)器電路和連接該收發(fā)器電路與該可編程電路的接口電路可以是硬連線的或部分硬連線的。
文檔編號(hào)H04L12/56GK102057635SQ200980121504
公開(kāi)日2011年5月11日 申請(qǐng)日期2009年4月7日 優(yōu)先權(quán)日2008年4月9日
發(fā)明者A·陳, S·舒馬拉耶夫, W·丁, W·王 申請(qǐng)人:阿爾特拉公司