專利名稱：基于fifo的臺(tái)標(biāo)機(jī)中動(dòng)畫實(shí)現(xiàn)的系統(tǒng)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種數(shù)字視頻信號(hào)處理技術(shù)，特別是一種臺(tái)標(biāo)機(jī)中的動(dòng)畫實(shí)現(xiàn)的系 統(tǒng)。
背景技術(shù)：
臺(tái)標(biāo)機(jī)中的臺(tái)標(biāo)分為兩種，一種是靜止的圖像，另一種就是動(dòng)畫。由于動(dòng)畫形式的 臺(tái)標(biāo)更具趣味性和豐富的表現(xiàn)形式而越來(lái)越受用戶的青睞。在臺(tái)標(biāo)機(jī)中動(dòng)畫的實(shí)現(xiàn)方法主要是使用專用的實(shí)現(xiàn)動(dòng)畫的芯片來(lái)完成，例如飛利 浦公司的PNX1300系列。使用這類芯片完成動(dòng)畫的連接框圖如圖1所示。這類專用的芯片可以很好的完成動(dòng)畫處理，但是應(yīng)用起來(lái)比較復(fù)雜，價(jià)格也比較 高，因此在產(chǎn)品成本和應(yīng)用難度之間需要權(quán)衡，這樣也讓這項(xiàng)技術(shù)在某些領(lǐng)域中受到了限 制。

發(fā)明內(nèi)容
為解決現(xiàn)有技術(shù)應(yīng)用上的局限，本發(fā)明提供了一種控制靈活，低成本的基于FIFO 的臺(tái)標(biāo)機(jī)中動(dòng)畫實(shí)現(xiàn)的系統(tǒng)。本發(fā)明的技術(shù)方案如下該系統(tǒng)建立在FPGA芯片及相關(guān)的外圍芯片基礎(chǔ)上，包括 FPGA 芯片，NOR FLASH 芯片，兩個(gè)視頻幀存芯片 FRAME MEMORY (ODD)、FRAME MEMORY (EVEN)； 所述的FPGA芯片連接在NOR FLASH芯片和兩個(gè)視頻幀存芯片之間，所述的FPGA芯片主要 完成數(shù)字信號(hào)的處理以及動(dòng)畫播放的時(shí)序，所述的NOR FLASH芯片主要完成動(dòng)畫幀的存儲(chǔ)， 所述的兩個(gè)視頻幀存芯片主要配合FPGA完成動(dòng)畫播放的時(shí)序。動(dòng)畫數(shù)據(jù)以幀為單位存儲(chǔ)在NOR FLASH芯片中，動(dòng)畫可由用戶自己制作，通過(guò) FPGA燒寫到NOR FLASH芯片中，在動(dòng)畫顯示過(guò)程中，F(xiàn)PGA將N0RFLASH芯片中的動(dòng)畫幀按一 定的順序讀取出來(lái)并存儲(chǔ)到兩個(gè)視頻幀存芯片中，F(xiàn)PGA在需要顯示動(dòng)畫的時(shí)間內(nèi)將動(dòng)畫幀 從兩個(gè)視頻幀存芯片讀取出來(lái)送到視頻并串轉(zhuǎn)換芯片中，在不需要顯示動(dòng)畫的時(shí)間內(nèi)進(jìn)行 動(dòng)畫幀的更新。本發(fā)明的有益效果與現(xiàn)有技術(shù)相比具有控制簡(jiǎn)單，靈活，成本低的優(yōu)點(diǎn)。


下面結(jié)合附圖和具體實(shí)施方式
對(duì)本發(fā)明作進(jìn)一步說(shuō)明。圖1是使用PNX1300系列完成動(dòng)畫的連接芯片框圖。圖2是本發(fā)明動(dòng)畫實(shí)現(xiàn)的系統(tǒng)芯片連接框圖。圖3是本發(fā)明動(dòng)畫幀顯示和更新的時(shí)序關(guān)系圖。
具體實(shí)施例方式如圖2所示的基于FIFO的臺(tái)標(biāo)機(jī)中動(dòng)畫實(shí)現(xiàn)的系統(tǒng)，該系統(tǒng)建立在FPGA芯片及相關(guān)的外圍芯片基礎(chǔ)上，包括FPGA芯片，NOR FLASH芯片，兩個(gè)視頻幀存芯片F(xiàn)RAME MEMORY (ODD)、FRAME MEMORY (EVEN)；所述的FPGA芯片連接在NOR FLASH芯片和兩個(gè)視頻幀 存芯片之間，所述的FPGA芯片主要完成數(shù)字信號(hào)的處理以及動(dòng)畫播放的時(shí)序，所述的NOR FLASH芯片主要完成動(dòng)畫幀的存儲(chǔ)，所述的兩個(gè)視頻幀存芯片主要配合FPGA完成動(dòng)畫播放 的時(shí)序。動(dòng)畫數(shù)據(jù)以幀為單位存儲(chǔ)在NOR FLASH芯片中，動(dòng)畫可由用戶自己制作，通過(guò) FPGA燒寫到NOR FLASH芯片中，在動(dòng)畫顯示過(guò)程中，F(xiàn)PGA將N0RFLASH芯片中的動(dòng)畫幀按一 定的順序讀取出來(lái)并存儲(chǔ)到兩個(gè)視頻幀存芯片中，F(xiàn)PGA在需要顯示動(dòng)畫的時(shí)間內(nèi)將動(dòng)畫幀 從兩個(gè)視頻幀存芯片讀取出來(lái)送到視頻并串轉(zhuǎn)換芯片中，在不需要顯示動(dòng)畫的時(shí)間內(nèi)進(jìn)行 動(dòng)畫幀的更新。視頻畫面的臺(tái)標(biāo)需要在視頻畫面的某個(gè)區(qū)域加以顯示，標(biāo)清臺(tái)標(biāo)的大小要求在72 行之內(nèi)，每行的像素點(diǎn)不超過(guò)90個(gè)，高清臺(tái)標(biāo)的大小要求在135行之內(nèi)，每行的像素點(diǎn)不超 過(guò)240個(gè)。在PAL制中標(biāo)清圖像的每幀數(shù)據(jù)為625行，每行的像素點(diǎn)數(shù)為864個(gè)，IOSOi的 高清標(biāo)準(zhǔn)中每幀圖像數(shù)據(jù)為1125行，每行的像素點(diǎn)數(shù)為2640個(gè)。本實(shí)施例得到動(dòng)畫幀顯 示和更新的時(shí)序關(guān)系如圖3所示。圖3中CLK為時(shí)序設(shè)計(jì)的主時(shí)鐘，F(xiàn)IELD為視頻流中的場(chǎng)信號(hào)，V信號(hào)表示視頻流 中的消隱區(qū)和有效視頻信號(hào)區(qū)，EN_WR_E為偶場(chǎng)幀存寫使能信號(hào)，EN_WR_0為奇場(chǎng)幀存寫使 能信號(hào)，EN_RD為幀存讀使能信號(hào)。臺(tái)標(biāo)機(jī)中的動(dòng)畫臺(tái)標(biāo)一般為幾秒鐘的動(dòng)畫，一個(gè)8秒 鐘的動(dòng)畫需要200幀的圖像來(lái)完成，將200幀的圖像依次嵌入到每幀視頻流中的有效視頻 的某個(gè)區(qū)域就形成了動(dòng)畫臺(tái)標(biāo)。使用兩個(gè)視頻幀存芯片分別存儲(chǔ)奇場(chǎng)幀(ODD)和偶場(chǎng)幀 (EVEN)，依據(jù)EN_WR_E和EN_WR_0兩個(gè)使能信號(hào)進(jìn)行乒乓操作，在時(shí)間上給圖像幀的更新帶 來(lái)更多的富余，從而降低了 NOR FLASH芯片讀操作的時(shí)間要求。本發(fā)明不局限于上述實(shí)施例，任何在本發(fā)明披露的技術(shù)范圍內(nèi)的等同構(gòu)思或者改 變，均列為本發(fā)明的保護(hù)范圍。
權(quán)利要求
一種基于FIFO的臺(tái)標(biāo)機(jī)中動(dòng)畫實(shí)現(xiàn)的系統(tǒng)，其特征在于該系統(tǒng)建立在FPGA芯片及相關(guān)的外圍芯片基礎(chǔ)上，包括FPGA芯片，NOR FLASH芯片，兩個(gè)視頻幀存芯片F(xiàn)RAME MEMORY(ODD)、FRAME MEMORY(EVEN)；所述的FPGA芯片連接在NOR FLASH芯片和兩個(gè)視頻幀存芯片之間，所述的FPGA芯片主要完成數(shù)字信號(hào)的處理以及動(dòng)畫播放的時(shí)序，所述的NOR FLASH芯片主要完成動(dòng)畫幀的存儲(chǔ)，所述的兩個(gè)視頻幀存芯片主要配合FPGA完成動(dòng)畫播放的時(shí)序；動(dòng)畫數(shù)據(jù)以幀為單位存儲(chǔ)在NORFLASH芯片中，通過(guò)FPGA燒寫到NOR FLASH芯片中，在動(dòng)畫顯示過(guò)程中，F(xiàn)PGA將NOR FLASH芯片中的動(dòng)畫幀按一定的順序讀取出來(lái)并存儲(chǔ)到兩個(gè)視頻幀存芯片中，F(xiàn)PGA在需要顯示動(dòng)畫的時(shí)間內(nèi)將動(dòng)畫幀從兩個(gè)視頻幀存芯片讀取出來(lái)送到視頻并串轉(zhuǎn)換芯片中，在不需要顯示動(dòng)畫的時(shí)間內(nèi)進(jìn)行動(dòng)畫幀的更新。
全文摘要
一種基于FIFO的臺(tái)標(biāo)機(jī)中動(dòng)畫實(shí)現(xiàn)的系統(tǒng)，動(dòng)畫數(shù)據(jù)以幀為單位存儲(chǔ)在NOR FLASH芯片中，通過(guò)FPGA燒寫到NOR FLASH芯片中，在動(dòng)畫顯示過(guò)程中，F(xiàn)PGA將NOR FLASH芯片中的動(dòng)畫幀按一定的順序讀取出來(lái)并存儲(chǔ)到兩個(gè)視頻幀存芯片中，F(xiàn)PGA在需要顯示動(dòng)畫的時(shí)間內(nèi)將動(dòng)畫幀從兩個(gè)視頻幀存芯片讀取出來(lái)送到視頻并串轉(zhuǎn)換芯片中，在不需要顯示動(dòng)畫的時(shí)間內(nèi)進(jìn)行動(dòng)畫幀的更新。本發(fā)明與現(xiàn)有技術(shù)相比具有控制簡(jiǎn)單，靈活，成本低的優(yōu)點(diǎn)。
文檔編號(hào)H04N5/262GK101924882SQ20101021066
公開(kāi)日2010年12月22日 申請(qǐng)日期2010年6月26日 優(yōu)先權(quán)日2010年6月26日
發(fā)明者徐天賜, 程鵬 申請(qǐng)人:大連捷成實(shí)業(yè)發(fā)展有限公司