專利名稱：時鐘管理方法和系統(tǒng)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及通信領(lǐng)域，尤其涉及一種以太網(wǎng)設(shè)備中高密度單板的時鐘管理方法和 系統(tǒng)。
背景技術(shù)：
以太網(wǎng)技術(shù)作為一種局域網(wǎng)基本介質(zhì)接入技術(shù)，由于其高度的靈活性和實現(xiàn)的簡 單性，已經(jīng)成為了重要的網(wǎng)絡(luò)技術(shù)并得到了廣泛的應(yīng)用。隨著IEEE1588以及同步以太網(wǎng)技 術(shù)的不斷完善，同步技術(shù)在以太網(wǎng)設(shè)備中得到了飛速發(fā)展，在電力，工控、城域網(wǎng)以及廣域 網(wǎng)中的承載網(wǎng)絡(luò)上大量應(yīng)用同步以太網(wǎng)技術(shù)。以太網(wǎng)的同步技術(shù)主要包括協(xié)議層通過數(shù)據(jù)包進行同步以及物理層的硬件電路 的時鐘同步。對于物理層的硬件電路的而言，隨著以太網(wǎng)設(shè)備的端口密度越來越大，單板上網(wǎng) 絡(luò)控制芯片數(shù)量也越來越多，為了保證每個端口都能做到時鐘的同步，這就要求這個單板 上提供給每個網(wǎng)絡(luò)控制芯片的參考時鐘在頻率甚至是相位上都能做到一致。同時，為了保 證單板工作的可靠性，整個單板上還需要主、備兩個時鐘源來為單板提供單板工作的參考 時鐘，保證單板在同步以太網(wǎng)和非同步以太網(wǎng)兩種工作模式下的正常運行。典型的支持同步以太網(wǎng)功能的以太網(wǎng)設(shè)備的單板時鐘方案實現(xiàn)如圖1所示，單板 上具有主備兩個輸入時鐘源，經(jīng)過一級、二級、三級時鐘電路處理后，最終給單板上的每個 網(wǎng)絡(luò)控制芯片提供所需的參考時鐘。一級時鐘電路同步以太網(wǎng)同步時鐘源通過鎖相環(huán)(PLL)倍頻到單板所需的頻 率，與輸出頻率和PLL倍頻后頻率完全相同的本地備份時鐘源一同輸入到二選一時鐘選擇 芯片，主控單元選擇其中的一路時鐘作為單板的時鐘源；二級時鐘電路經(jīng)過二選一時鐘選擇芯片選出的時鐘由時鐘扇出芯片扇出多路同 頻率的時鐘，以便為單板上所有的網(wǎng)絡(luò)控制芯片提供參考時鐘；三級時鐘電路對扇出的時鐘進行電平轉(zhuǎn)換處理或者是驅(qū)動處理，最終作為參考 時鐘提供給單板使用，以便適應(yīng)單板上各種網(wǎng)絡(luò)控制芯片所需參考時鐘的不同電平要求。從以上描述可以看出，典型時鐘方案存在以下問題1、一級時鐘電路中的二選一時鐘選擇芯片在進行輸入時鐘源選擇時無法達到平 滑切換，在切換這一時刻，容易造成提供給單板的參考時鐘處于一個非穩(wěn)定狀態(tài)，出現(xiàn)抖 動，存在時鐘性能的波動的風(fēng)險。2、由時鐘選擇芯片輸出的參考時鐘需經(jīng)過二級、三級甚至是更多級的時鐘扇出芯 片或者電平轉(zhuǎn)換芯片來實現(xiàn)單板的多路參考時鐘的輸出要求，經(jīng)過的時鐘芯片數(shù)量多并且 存在差異，從而造成各路參考時鐘引入累積性差異，各路時鐘的一致性不容易保證。3、二、三級時鐘芯片的引入，往往會占用了更多的單板布局空間。4、本地備份的時鐘源的時鐘頻率需要嚴格與整個單板的全局參考時鐘頻率一致， 即該本地備份時鐘源頻率選擇不靈活。
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綜上，典型的同步以太網(wǎng)時鐘方案在性能和靈活性上受到了很大制約，難以適應(yīng) 當前系統(tǒng)工作需要。

發(fā)明內(nèi)容
本發(fā)明提供了一種時鐘管理方法和系統(tǒng)，解決了典型的同步以太網(wǎng)時鐘方案不能 適應(yīng)當前系統(tǒng)工作需要的問題。一種時鐘管理方法，包括在單板時鐘源需要切換時，根據(jù)目的時鐘源對可編程PLL進行配置；在配置完畢后，指示所述可編程PLL向所述目的時鐘源進行切換，按照該目的時 鐘源輸出參考時鐘。進一步的，所述按照該目的時鐘源輸出參考時鐘具體為根據(jù)所述目的時鐘源，輸出至少一路參考時鐘，所述至少一路參考時鐘具有一種 或多種輸出電平。進一步的，所述在單板時鐘源需要切換時，根據(jù)目的時鐘源對可編程PLL進行配 置的步驟之前，還包括從兩個或兩個以上的可用時鐘源中，選擇優(yōu)先級最高的一個時鐘源作為目的時鐘源。進一步的，上述時鐘管理方法還包括在單板上電初始化時，將所述單板的以太網(wǎng)數(shù)據(jù)處理芯片置于復(fù)位狀態(tài)；初始化所述可編程PLL ；在所述可編程PLL初始化成功并輸出有效參考時鐘后，解除所述以太網(wǎng)數(shù)據(jù)處理 芯片的復(fù)位狀態(tài)。進一步的，在配置完畢后，指示所述可編程PLL向所述目的時鐘源進行切換，按照 該目的時鐘源輸出參考時鐘的步驟之后，還包括在所述目的時鐘源失效后，主控單元開始計時；在所述目的時鐘源失效時長達到最長保持(Holdover)時間后，切換回本地時鐘源。本發(fā)明還提供了一種時鐘管理系統(tǒng)，包括主控單元和可編程PLL ；所述主控單元，用于在單板時鐘源需要切換時，根據(jù)目的時鐘源對所述可編程PLL 進行配置，在配置完畢后，指示所述可編程PLL向所述目的時鐘源進行切換，按照該目的時 鐘源輸出參考時鐘；所述可編程PLL，用于接受所述主控單元的指示，向所述目的時鐘源進行切換，按 照該目的時鐘源輸出參考時鐘。進一步的，所述主控單元包括中央處理器(CPU)和/或可編程邏輯器件，所述可編 程邏輯器件具體為現(xiàn)場可編程門陣列(FPGA)或復(fù)雜的可編輯邏輯元件(CPLD)。進一步的，所述主控單元，還用于從兩個或兩個以上的可用時鐘源中，選擇優(yōu)先級 最高的一個時鐘源作為目的時鐘源。進一步的，所述主控單元，還用于在單板上電初始化時，將所述單板的以太網(wǎng)數(shù)據(jù) 處理芯片置于復(fù)位狀態(tài)，初始化所述可編程PLL，在所述可編程PLL初始化成功并輸出有效參考時鐘后，解除所述以太網(wǎng)數(shù)據(jù)處理芯片的復(fù)位狀態(tài)。進一步的，所述主控單元，還用于在所述目的時鐘源失效后，開始計時，在所述目 的時鐘源失效時長達到最長Holdover時間時，切換回本地時鐘源。本發(fā)明提供了一種時鐘管理方法和系統(tǒng)，在單板時鐘源需要切換時，根據(jù)目的時 鐘源對可編程PLL進行配置，在配置完畢后，指示可編程PLL向所述目的時鐘源進行切換， 按照該目的時鐘源輸出參考時鐘，實現(xiàn)了平衡切換，解決了典型的同步以太網(wǎng)時鐘方案不 能滿足當前系統(tǒng)工作需要的問題。


圖1為典型的單板時鐘方案原理框圖；圖2為本發(fā)明的實施例所使用的時鐘電路結(jié)構(gòu)示意圖；圖3為本發(fā)明的實施例提供的一種時鐘管理方法的原理框圖；圖4為使用本發(fā)明的實施例提供的一種時鐘管理方法完成單板初始化的流程圖；圖5為使用本發(fā)明的實施例提供的一種時鐘管理方法完成時鐘源切換的流程圖。
具體實施例方式典型的同步以太網(wǎng)的時鐘方案存在如下問題1、一級時鐘電路中的二選一時鐘選擇芯片在進行輸入時鐘源選擇時無法達到平 滑切換，在切換這一時刻，容易造成提供給單板的參考時鐘處于一個非穩(wěn)定狀態(tài)，出現(xiàn)抖 動，存在時鐘性能的波動的風(fēng)險。2、由時鐘選擇芯片輸出的參考時鐘需經(jīng)過二級、三級甚至是更多級的時鐘扇出芯 片或者電平轉(zhuǎn)換芯片來實現(xiàn)單板的多路參考時鐘的輸出要求，經(jīng)過的時鐘芯片數(shù)量多并且 存在差異，從而造成各路參考時鐘引入累積性差異，各路時鐘的一致性不容易保證。3、二、三級時鐘芯片的引入，往往會占用了更多的單板布局空間。4、本地備份的時鐘源的時鐘頻率需要嚴格與整個單板的全局參考時鐘頻率一致， 即該本地備份時鐘源頻率選擇不靈活。為了解決上述問題，本發(fā)明的實施例提供了一種時鐘管理方法，將多路輸入和輸 出的可編程PLL以及單板上的主控單元二者緊密結(jié)合起來，根據(jù)單板不同的工作情況，實 現(xiàn)全局參考時鐘的管理。采用多路輸出和多路輸出的可編程PLL與單板上的主控單元緊密 協(xié)調(diào)和控制，來完成單板上電后的時鐘實現(xiàn)和同步以太網(wǎng)/非同步以太網(wǎng)工作模式下的時 鐘的平滑切換，實現(xiàn)單板上全局參考時鐘的管理。本發(fā)明的實施例所使用的可編程PLL具有以下三個功能特點1、可編程PLL可實現(xiàn)多個不同時鐘源的輸入，并且與單板上的主控單元結(jié)合，可 實現(xiàn)多個輸入時鐘源之間的平滑切換，即在對時鐘源進行切換時，可編程PLL輸出的參考 時鐘的參數(shù)(包括頻率、相位以及占空比等)不因時鐘源切換而產(chǎn)生波動和變化，從而降低 了典型方案中由于時鐘源切換不平滑而帶來的系統(tǒng)不穩(wěn)定的風(fēng)險。 2、多路輸入的時鐘頻率可以為任意頻率，各路的輸入頻率可以相同，也可以不同， 通過主控單元對該可編程PLL的相應(yīng)配置，實現(xiàn)同一時鐘頻率的輸出。降低了輸入時鐘源 的時鐘要求，提高了輸入時鐘源的靈活性。
3、該可編程PLL可以實現(xiàn)倍頻后的參考時鐘的多路輸出，并且可以輸出各種時鐘 電平要求的時鐘，避免了典型時鐘方案中更多的扇出和時鐘電平轉(zhuǎn)換芯片的引入，提高了 各路參考時鐘的一致性，也節(jié)省出了更多的單板布局空間。本發(fā)明的實施例所使用的主控單元，主要由CPU和可編程邏輯器件(FPGA或者 CPLD) 二者中的任意一個或者是二者相結(jié)合來實現(xiàn)，主控單元對于整個時鐘方案而言，主要 用來實現(xiàn)以下三個功能(1)在單板上電時，對可編程PLL進行初始化，并根據(jù)上電后反饋得到的時鐘源和 參考時鐘的狀態(tài)信息，來協(xié)調(diào)控制整個單板的初始化進程，實現(xiàn)對單板上其他器件、總線和 接口的正確初始化配置，最終保證單板的正常運行。(2)在單板正常運行時，可根據(jù)需求來對可編程PLL進行配置，實現(xiàn)同步以太網(wǎng)和 非同步以太網(wǎng)工作模式下的切換。(3)根據(jù)可編程PLL的多路輸入時鐘源的不同頻率組合方式，對可編程PLL進行針 對性的可編程配置，保證在不同輸入時鐘源頻率組合的情況下，可以輸出頻率一致的單板 全局參考時鐘。下面結(jié)合附圖，對本發(fā)明的實施例進行詳細說明。本發(fā)明實施例所使用的時鐘電路如圖2所示，主要包括兩個單元主控單元201和 時鐘單元202。其中，主控單元201又包括CPU2011和可編程邏輯單元器件2012(FPGA或 者是CPLD)，由二者中的任意一個或者是二者相結(jié)合來完成控制。通過主控單元201實現(xiàn) 對單板時鐘方案的控制，協(xié)調(diào)單板整個上電初始化的進程，以及同步以太網(wǎng)同步時鐘源和 本地備份時鐘源之間切換，并根據(jù)可編程PLL的各路輸入時鐘源的不同頻率組合方式，實 現(xiàn)不同輸入時鐘源的不同可編程配置，保證可編程PLL在不同輸入時鐘源頻率組合的情況 下，可以輸出頻率一致的單板全局參考時鐘，從而確保單板的正常運行。時鐘單元202主要包括可編程PLL2021，該可編程PLL的主要作用包括1、該可編程PLL可實現(xiàn)多個不同時鐘源的輸入，該輸入時鐘源的頻率可以任意組 合，主控單元可根據(jù)輸入的不同頻率來對可編程PLL進行不同參數(shù)的可編程配置。2、可實現(xiàn)多個輸入時鐘源之間的平滑切換，主控單元根據(jù)實際情況來控制切換可 編程PLL的多路輸入時鐘源的任意一路作為可編程PLL有效輸入時鐘源。即在對時鐘源進 行切換時，可編程PLL輸出的參考時鐘的參數(shù)(包括頻率、相位以及占空比等)不因時鐘源 切換而產(chǎn)生波動和變化。當切換前后的兩路輸入時鐘源的頻率相同，則主控單元發(fā)送命令控制可編程PLL 進行時鐘切換，無需再重新配置可編程PLL的內(nèi)部參數(shù)，即可實現(xiàn)時鐘的平滑切換。當切換前后的兩路輸入時鐘源的頻率不同，則主控單元需要在發(fā)送切換命令的同 時，對可編程PLL內(nèi)部的相關(guān)參數(shù)(如DiVider、VC0等模塊參數(shù))進行重新配置，保證內(nèi)部 的PLL能夠工作在新的輸入時鐘源的時鐘頻率下。3、該可編程PLL可實現(xiàn)倍頻后的參考時鐘的多路輸出，并可根據(jù)不同網(wǎng)絡(luò)管理芯 片對輸入的參考時鐘電平的要求，調(diào)整為不同的時鐘電平。4、該可編程PLL具有Holdover功能，即在輸入源出現(xiàn)變化，致使該可編程PLL的 內(nèi)部鎖相環(huán)無法正常鎖頻鎖相的時候，在一段時間內(nèi)可通過Holdover功能，實現(xiàn)單板全局 參考時鐘的有效輸出。
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此外，根據(jù)單板對參考時鐘的通道數(shù)量以及時鐘電平需求，還可以在可編程PLL 輸出的參考時鐘無法滿足上述需求的情況下(如需要輸出的參考時鐘數(shù)量較大時)，可將 可編程PLL輸出的N路參考時鐘中的一路或者幾路連接到二級時鐘芯片電路(二級時鐘扇 出芯片、二級時鐘電平轉(zhuǎn)換芯片等)，將經(jīng)過二級時鐘芯片電路轉(zhuǎn)換后的參考時鐘提供給單 板，在本發(fā)明的時鐘方案中一般不會使用到三級時鐘扇出芯片或者是三級時鐘驅(qū)動芯片。本發(fā)明實施例中，由主控單元201和時鐘單元202相互協(xié)調(diào)配合，提供了一種時鐘 管理方法，其原理圖框圖如圖3所示，除圖2所示的時鐘電路外，還包括單板其他器件、接 口、總線203和以太網(wǎng)數(shù)據(jù)處理芯片204。主控單元201主要包括CPU2011和CPLD/FPGA2022 二者中的任意一個或者二者的 結(jié)合，主控單元201對整個單板進行初始化和配置，并根據(jù)實際單板的情況，協(xié)調(diào)初始化的 進程。對于CPU2011和CPLD/FPGA2022 二者的結(jié)合實現(xiàn)主控單元的方式而言，CPU2011和 CPLD/FPGA2022之間通過總線接口實現(xiàn)數(shù)據(jù)的讀寫通訊。時鐘單元的核心是可編程PLL2021，用于實現(xiàn)同步以太網(wǎng)同步時鐘源和備份時鐘 源的平滑切換，為整個單板提供參考時鐘。單板其他器件、接口、總線203以及以太網(wǎng)數(shù)據(jù)處理芯片204為整個單板的初始化 配置對象，主控單元協(xié)調(diào)對單板其他器件、接口、總線203以及MAC與PHY芯片204的初始 化進程，保證單板正確初始化，確保單板正常運行。下面結(jié)合附圖，對使用本發(fā)明的實施例提供的時鐘管理方法實現(xiàn)時鐘管理的流程 進行詳細說明。具體流程如圖4所示，包括步驟401、單板上電，在無外接同步以太網(wǎng)同步時鐘源的情況下，整個單板只有本 地備份時鐘源可供選擇，作為可編程PLL的有效輸入時鐘源?？删幊蘌LL的各輸出管腳分別與單板上的不同芯片相連，為各芯片提供其所需要 的參考時鐘。此時的單板只是供電正常，但由于參考時鐘由可編程PLL產(chǎn)生，尚未對可編程PLL 進行初始化，因此整個單板沒有參考時鐘，單板上的各芯片處于一個非正常運行狀態(tài)。步驟402、對CPU、接口、總線進行初始化；步驟403、在單板上電初始化時，將所述單板的以太網(wǎng)數(shù)據(jù)處理芯片置于復(fù)位狀 態(tài)，所述以太網(wǎng)數(shù)據(jù)處理芯片具體為MAC和PHY芯片；本步驟中，由主控單元(CPU、FPGA或者CPLD)使能單板上的MAC芯片和PHY芯片 復(fù)位信號，由于此時單板上的芯片(主要是MAC芯片和PHY芯片)處于一個非正常運行狀 態(tài)，為了防止芯片工作失效，需要讓芯片在進入正常運行狀態(tài)之前，長時間保持復(fù)位狀態(tài)。在完成步驟408之前，使MAC芯片和PHY芯片一直保持復(fù)位狀態(tài)。由于本發(fā)明實施 例中，在單板初上電后，并不直接為單板上各芯片提供參考時鐘，而MAC芯片和PHY芯片在 無時鐘輸入的情況下工作會造成異常，故本步驟中，將MAC芯片和PHY芯片置于復(fù)位狀態(tài)， 使其暫不開始工作，以保證后續(xù)配置能順利完成。步驟402與步驟403并行進行。步驟404、主控單元初始化所述可編程PLL ；本步驟中，對可編程PLL進行初始化，由于單板上電時只有本地時鐘源是可編程PLL的有效輸入時鐘源，因此在可編程PLL初始化時，需要根據(jù)本地時鐘源的頻率來對可編 程PLL進行相對應(yīng)的參數(shù)配置，主要包括根據(jù)本地時鐘源的頻率對可編程PLL的VCO參數(shù) 進行配置；對可編程PLL內(nèi)部的分頻參數(shù)進行配置；對可編程PLL輸出的時鐘電平和通道 進行配置；對Holdover功能進行配置使能等。本步驟中，主控單元對可編程PLL進行初始化，將該可編程PLL的控制程序加載 到該可編程PLL之上?？删幊蘌LL的控制程序可根據(jù)實際需要設(shè)定，將相應(yīng)的程序輸入到 主控單元或者將相應(yīng)的程序存儲到FLASH等存儲單元中，主控單元再從存儲單元中調(diào)用出 來，再由主控單元完成程序的加載。步驟405、配置可編程PLL以本地備份時鐘源作為輸入時鐘源，由主控單元下達命 令，可編程PLL將有效時鐘源的輸入切換到本地時鐘源上，此時，可編程PLL開始工作，對該 時鐘源進行倍頻，并輸出單板所需要的參考時鐘；本步驟中，可編程PLL結(jié)合步驟404的參數(shù)配置和本地時鐘源的輸入開始正常工 作，可編程PLL對輸入的時鐘源進行鎖頻和鎖相，并倍頻到主控單元所要求的一個高頻率 時鐘CLKhigh,可編程PLL根據(jù)主控單元對其配置的參數(shù)，將該高頻時鐘CLKhigh進行分頻，分 頻到單板參考時鐘所需的頻率，并最終轉(zhuǎn)換為相應(yīng)的電平形式輸出給整個單板。步驟406、判斷可編程PLL是否輸出了有效的參考時鐘；當對輸入時鐘進行鎖頻鎖相時，如果時鐘的相位和頻率鎖住則表示lock，此時可 編程PLL可以有效的時鐘；否則為unlock，此時輸出時鐘無效，可編程PLL會啟動Holdover 功能，保證時鐘輸出的頻率與先前l(fā)ock的狀態(tài)一致。但對于單板上電的情況，由于可編程PLL剛上電時沒有進行初始化，無法正常工 作，沒有上文所說的先前l(fā)ock的狀態(tài)，因此如果出現(xiàn)unlock狀態(tài)，則Holdover功能無法正
常工作。此時如果在延時等待一定時間之后仍然為unlock狀態(tài)，即可編程PLL無法輸出有 效時鐘，則必須對可編程PLL重新進行初始化配置。如果為lock狀態(tài)，即有有效參考時鐘輸出，則跳到步驟407。步驟407、在所述可編程PLL初始化成功后，解除所述MAC和PHY芯片的復(fù)位狀態(tài)；本步驟中，主控單元進行一定延時后結(jié)束對MAC芯片和PHY芯片的復(fù)位控制。步驟408、主控單元對以太網(wǎng)數(shù)據(jù)處理芯片(即MAC芯片和PHY芯片)進行初始化 操作。步驟409、判斷CPU、接口、總線是否初始化完畢；如果沒有完成，則繼續(xù)完成相應(yīng) 的初始化工作。步驟410、判斷MAC芯片和PHY芯片是否初始化完畢；如果沒有完成，則繼續(xù)完成 相應(yīng)初始化工作。步驟411、判斷步驟409和步驟410相應(yīng)的初始化是否全部完成；如果有未完成， 則繼續(xù)等待。如果全部完成，則單板此時已經(jīng)可以正常工作，運行在非同步以太網(wǎng)的工作模 式下。至此，設(shè)備上電初始化的過程結(jié)束。在設(shè)備工作過程中，由當前時鐘源向目的時鐘源切換時，需要根據(jù)目的時鐘源與 當前時鐘源的頻率等對可編程PLL的配置進行調(diào)整，以實現(xiàn)平滑切換，具體步驟如圖5所示，包括步驟501、判斷是否有可用的同步時鐘源；如果沒有可用的同步時鐘源，則單板繼續(xù)運行在非同步以太網(wǎng)的工作模式下；如 果有可用的同步時鐘源，則將該同步時鐘源作為目的時鐘源，跳到步驟502。如果有多個可用時鐘源，則由用戶指定各時鐘源的優(yōu)先級，或由主控單元根據(jù)一 定的規(guī)則確定各時鐘源的優(yōu)先級(如按照檢測到時鐘源的次序)，然后主控單元根據(jù)用戶 或者是主控單元制定的時鐘源優(yōu)先級，將可用時鐘源中優(yōu)先級最高的時鐘源作為目的時鐘 源，跳到步驟502。步驟502、判斷該目的時鐘源是否與本地時鐘源頻率相同；如果相同跳到步驟503 ；如果頻率不相同則跳到步驟504。步驟503、由于目的時鐘源的頻率與本地時鐘源的頻率相同，則可編程PLL內(nèi)部的 相應(yīng)參數(shù)無需進行更改，由主控單元控制，直接將可編程PLL的有效輸入時鐘源切換到同 步時鐘源上，此時，單板即運行在同步以太網(wǎng)工作模式下，并跳到步驟506 ；步驟504、在單板時鐘源需要切換時，根據(jù)目的時鐘源進行配置；本步驟中，由于目的時鐘源的頻率與本地時鐘源的頻率不同，主控單元需要根據(jù) 同步源的頻率對可編程PLL的相關(guān)參數(shù)進行調(diào)整。步驟505、在配置完畢后，指示可編程PLL向所述目的時鐘源進行切換，按照該目 的時鐘源輸出參考時鐘；本步驟中，主控單元將可編程PLL的有效輸入的當前時鐘源(即本地時鐘源)切 換到目的時鐘源上。步驟506、判斷目的時鐘源是否失效；如果有效，則跳到步驟507 ；如果失效，則跳到步驟508。步驟507、由于單板已經(jīng)運行在同步以太網(wǎng)模式下(即使用目的時鐘源)，則主控 單元不做任何處理，繼續(xù)工作在該模式下，并跳回步驟506 ；步驟508、由于沒有了同步時鐘源，此時可編程PLL進入Holdover功能，主控單元 開始計時；步驟509、在主控單元開始計時后，判斷是否超過了預(yù)先規(guī)定的保持Holdover最 長時間；如果沒有超時，則繼續(xù)保持Holdover功能，等待有效的目的同步時鐘源的出現(xiàn)； 如果超時，則跳到步驟510。步驟510、當保持Holdover功能的時間超出了預(yù)定的最長Handover時間時，為了 保證時鐘精度和單板的正常工作，主控單元需要將可編程PLL的有效輸入時鐘源切回到本 地時鐘源上。如果本地時鐘源與先前的同步時鐘源頻率相同，則主控單元直接控制可編程PLL 完成有效時鐘源的切換即可；如果本地時鐘源與先前的同步時鐘源頻率不同，則主控單元需要將對可編程PLL 相關(guān)參數(shù)進行重新配置，并完成有效時鐘源的切換。完成切換后，進入非同步以太網(wǎng)工作模式。此時，跳到步驟501。需要說明的是，在步驟501和步驟506中，判斷時鐘源是否有效和失效可通過以下方法實現(xiàn) (1)當同步時鐘源有效或者是失效的時候，提供該同步時鐘源的設(shè)備會向主控單 元上報一個中斷信號，以告知主控單元該同步時鐘源的狀態(tài)變化；或者主控單元通過輪詢 的方式才訪問提供該同步時鐘源的設(shè)備上，關(guān)于該時鐘狀態(tài)的寄存器。
(2)由可編程PLL監(jiān)控每一路輸出時鐘源的狀態(tài)，主控單元可通過輪詢可編程PLL 的該狀態(tài)位在確定時鐘源的狀態(tài)；或者將可編程PLL設(shè)置為中斷上報的模式，一旦輸入的 時鐘源出現(xiàn)有效或者失效的狀態(tài)變化則向主控單元上報中斷信號。本發(fā)明的實施例提供了一種時鐘管理方法，在單板時鐘源需要切換時，根據(jù)目的 時鐘源進行配置，在配置完畢后，指示可編程PLL向所述目的時鐘源進行切換，按照該目的 時鐘源輸出參考時鐘，實現(xiàn)了平衡切換，解決了典型的同步以太網(wǎng)時鐘方案不能滿足當前 系統(tǒng)工作需要的問題?？删幊蘌LL可實現(xiàn)多個不同時鐘源的輸入，并且可實現(xiàn)多個輸入時 鐘源之間的平滑切換，即在對時鐘源進行切換時，可編程PLL輸出的參考時鐘的參數(shù)(包括 頻率、相位以及占空比等)不因時鐘源切換而產(chǎn)生波動和變化，從而降低了典型方案中由 于時鐘源切換不平滑而帶來的系統(tǒng)不穩(wěn)定的風(fēng)險。該可編程PLL可以根據(jù)電平要求，實現(xiàn)倍頻后的參考時鐘的多路輸出。避免了典 型時鐘方案中更多的扇出和時鐘芯片的引入，提高了各路參考時鐘的一致性，也節(jié)省出了 更多的單板布局空間。在單板上電時，主控單元對可編程PLL進行初始化，并根據(jù)上電后反饋得到的時 鐘源和參考時鐘的狀態(tài)信息，來協(xié)調(diào)控制整個單板的初始化進程，實現(xiàn)對單板上其他器件、 總線和接口的正確初始化配置，最終保證單板的正常運行。在單板正常運行時，可根據(jù)需求來對可編程PLL進行配置，實現(xiàn)同步以太網(wǎng)和非 同步以太網(wǎng)工作模式下的切換。本發(fā)明的實施例還提供了一種時鐘管理系統(tǒng)，包括主控單元和可編程PLL ；所述主控單元，用于在單板時鐘源需要切換時，根據(jù)目的時鐘源對所述可編程PLL 進行配置，在配置完畢后，指示所述可編程PLL向所述目的時鐘源進行切換，按照該目的時 鐘源輸出參考時鐘；所述可編程PLL，用于接受所述主控單元的指示，向所述目的時鐘源進行切換，按 照該目的時鐘源輸出參考時鐘。進一步的，所述主控單元包括CPU和/或可編程邏輯器件，所述可編程邏輯器件具 體為FPGA或CPLD。進一步的，所述主控單元，還用于從兩個或兩個以上的可用時鐘源中，選擇優(yōu)先級 最高的一個時鐘源作為目的時鐘源。進一步的，所述主控單元，還用于在單板上電初始化時，將所述單板的以太網(wǎng)數(shù)據(jù) 處理芯片置于復(fù)位狀態(tài)，初始化所述可編程PLL，在所述可編程PLL初始化成功并輸出有效 參考時鐘后，解除所述以太網(wǎng)數(shù)據(jù)處理芯片的復(fù)位狀態(tài)。進一步的，所述主控單元，還用于在所述目的時鐘源失效后，開始計時，在所述目 的時鐘源失效時長達到最長Holdover時間后，切換回本地時鐘源。上述時鐘管理系統(tǒng)，能夠與本發(fā)明的實施例提供的一種時鐘管理方法相結(jié)合，在 單板時鐘源需要切換時，根據(jù)目的時鐘源進行配置，在配置完畢后，指示可編程PLL向所述目的時鐘源進行切換，按照該目的時鐘源輸出參考時鐘，實現(xiàn)了平衡切換，解決了典型的同 步以太網(wǎng)時鐘方案不能滿足當前系統(tǒng)工作需要的問題。本領(lǐng)域普通技術(shù)人員可以理解上述實施例的全部或部分步驟可以使用計算機程 序流程來實現(xiàn)，所述計算機程序可以存儲于一計算機可讀存儲介質(zhì)中，所述計算機程序在 相應(yīng)的硬件平臺上(如系統(tǒng)、設(shè)備、裝置、器件等)執(zhí)行，在執(zhí)行時，包括方法實施例的步驟 之一或其組合?？蛇x地，上述實施例的全部或部分步驟也可以使用集成電路來實現(xiàn)，這些步驟可 以被分別制作成一個個集成電路模塊，或者將它們中的多個模塊或步驟制作成單個集成電 路模塊來實現(xiàn)。這樣，本發(fā)明不限制于任何特定的硬件和軟件結(jié)合。上述實施例中的各裝置/功能模塊/功能單元可以采用通用的計算裝置來實現(xiàn)， 它們可以集中在單個的計算裝置上，也可以分布在多個計算裝置所組成的網(wǎng)絡(luò)上。上述實施例中的各裝置/功能模塊/功能單元以軟件功能模塊的形式實現(xiàn)并作為 獨立的產(chǎn)品銷售或使用時，可以存儲在一個計算機可讀取存儲介質(zhì)中。上述提到的計算機 可讀取存儲介質(zhì)可以是只讀存儲器，磁盤或光盤等。
權(quán)利要求
一種時鐘管理方法，其特征在于，包括在單板時鐘源需要切換時，根據(jù)目的時鐘源對可編程鎖相環(huán)(PLL)進行配置；在配置完畢后，指示所述可編程PLL向所述目的時鐘源進行切換，按照該目的時鐘源輸出參考時鐘。
2.根據(jù)權(quán)利要求1所述的時鐘管理方法，其特征在于，所述按照該目的時鐘源輸出參 考時鐘具體為根據(jù)所述目的時鐘源，輸出至少一路參考時鐘，所述至少一路參考時鐘具有一種或多 種輸出電平。
3.根據(jù)權(quán)利要求1所述的時鐘管理方法，其特征在于，所述在單板時鐘源需要切換時， 根據(jù)目的時鐘源對可編程PLL進行配置的步驟之前，還包括從兩個或兩個以上的可用時鐘源中，選擇優(yōu)先級最高的一個時鐘源作為目的時鐘源。
4.根據(jù)權(quán)利要求1所述的時鐘管理方法，其特征在于，該方法還包括在單板上電初始化時，將所述單板的以太網(wǎng)數(shù)據(jù)處理芯片置于復(fù)位狀態(tài)；初始化所述可編程PLL ；在所述可編程PLL初始化成功并輸出有效參考時鐘后，解除所述以太網(wǎng)數(shù)據(jù)處理芯片 的復(fù)位狀態(tài)。
5.根據(jù)權(quán)利要求1所述的時鐘管理方法，其特征在于，在配置完畢后，指示所述可編程 PLL向所述目的時鐘源進行切換，按照該目的時鐘源輸出參考時鐘的步驟之后，還包括在所述目的時鐘源失效后，主控單元開始計時；在所述目的時鐘源失效時長達到最長保持(Holdover)時間后，切換回本地時鐘源。
6.一種時鐘管理系統(tǒng)，其特征在于，包括主控單元和可編程PLL ；所述主控單元，用于在單板時鐘源需要切換時，根據(jù)目的時鐘源對所述可編程PLL進 行配置，在配置完畢后，指示所述可編程PLL向所述目的時鐘源進行切換，按照該目的時鐘 源輸出參考時鐘；所述可編程PLL，用于接受所述主控單元的指示，向所述目的時鐘源進行切換，按照該 目的時鐘源輸出參考時鐘。
7.根據(jù)權(quán)利要求6所述的時鐘管理系統(tǒng)，其特征在于，所述主控單元包括中央處理器 (CPU)和/或可編程邏輯器件，所述可編程邏輯器件具體為現(xiàn)場可編程門陣列(FPGA)或復(fù) 雜的可編輯邏輯元件(CPLD)。
8.根據(jù)權(quán)利要求6所述的時鐘管理系統(tǒng)，其特征在于，所述主控單元，還用于從兩個或兩個以上的可用時鐘源中，選擇優(yōu)先級最高的一個時 鐘源作為目的時鐘源。
9.根據(jù)權(quán)利要求6所述的時鐘管理系統(tǒng)，其特征在于，所述主控單元，還用于在單板上電初始化時，將所述單板的以太網(wǎng)數(shù)據(jù)處理芯片置于 復(fù)位狀態(tài)，初始化所述可編程PLL，在所述可編程PLL初始化成功并輸出有效參考時鐘后， 解除所述以太網(wǎng)數(shù)據(jù)處理芯片的復(fù)位狀態(tài)。
10.根據(jù)權(quán)利要求6所述的時鐘管理系統(tǒng)，其特征在于，所述主控單元，還用于在所述目的時鐘源失效后，開始計時，在所述目的時鐘源失效時 長達到最長Holdover時間時，切換回本地時鐘源。
全文摘要
本發(fā)明提供了一種時鐘管理方法和系統(tǒng)。涉及通信領(lǐng)域；解決了典型的同步以太網(wǎng)時鐘方案不能適應(yīng)當前系統(tǒng)工作需要的問題。該方法包括在單板時鐘源需要切換時，根據(jù)目的時鐘源對可編程PLL進行配置；在配置完畢后，指示所述可編程PLL向所述目的時鐘源進行切換，按照該目的時鐘源輸出參考時鐘。本發(fā)明提供的技術(shù)方案適用于以太網(wǎng)。
文檔編號H04L7/033GK101902321SQ20101025603
公開日2010年12月1日 申請日期2010年8月13日 優(yōu)先權(quán)日2010年8月13日
發(fā)明者趙杰 申請人:中興通訊股份有限公司