專利名稱：2.5Gb/s收發(fā)器系統(tǒng)的16:1復(fù)用器電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種超高速串行收發(fā)器CMOS芯片，尤其涉及一種2. 5Gb/s收發(fā)器系統(tǒng)的16 1復(fù)用器電路。
背景技術(shù)：
近年來，隨著傳統(tǒng)電信業(yè)務(wù)和互聯(lián)網(wǎng)業(yè)務(wù)的迅猛發(fā)展，它們對網(wǎng)絡(luò)帶寬提出了越來越高的要求，由此導(dǎo)致了高速串行接口的出現(xiàn)。目前國內(nèi)關(guān)于2. 5Gb/s超高速串行收發(fā)器CMOS芯片及IP核研究開發(fā)尚處于起步階段。設(shè)計開發(fā)具有自主知識產(chǎn)權(quán)的高性能串行收發(fā)器芯片及IP核，打破國外對高端路由器、交換器芯片的壟斷，不僅能夠直接大幅度降低通信、網(wǎng)絡(luò)設(shè)備成本，產(chǎn)生顯著的經(jīng)濟(jì)效益，還能帶來巨大的社會效益。

發(fā)明內(nèi)容
本發(fā)明就是針對上述問題，提供一種高性能、低功耗的2. 5(ib/S收發(fā)器系統(tǒng)的 16 1復(fù)用器電路。為達(dá)到以上目的，本發(fā)明采用如下技術(shù)方案，本發(fā)明由1個16 4復(fù)用器電路和 1個采用樹形結(jié)構(gòu)實現(xiàn)的4 1的復(fù)用器電路構(gòu)成，其結(jié)構(gòu)要點在于16 4復(fù)用器用數(shù)字電路實現(xiàn)，4 1復(fù)用器電路用模擬電路實現(xiàn)；仿真時需要給數(shù)字電路和模擬電路分別加激勵，對于4 1復(fù)用器電路，輸入采用互補的方波電壓源，峰峰值為0.4V，對于16 4復(fù)用器電路，通過用Verilog語言描述的方式加激勵。發(fā)明的有益效果隨著CMOS工藝的發(fā)展，采用CMOS工藝已經(jīng)可以設(shè)計出高性能、低功耗、成本低的高速電路。本次設(shè)計采用0. 18 μ m CMOS工藝，采用CML電路設(shè)計技術(shù)和數(shù)?；旌显O(shè)計技術(shù)，設(shè)計出了 2.5(ib/S 16 1復(fù)用器電路。該電路能夠在電源電壓為1.8V，工作溫度范圍為0-70。C時，工作速率可達(dá)到2. 5(ib/S，功耗約為6mW。將16 1復(fù)用器電路進(jìn)行了模塊化分解，采用數(shù)?；旌系脑O(shè)計技術(shù)分別用Verilog語言描述的方式和CML電路邏輯設(shè)計了 16 4復(fù)用器電路和4 1復(fù)用器電路，并采用混合信號仿真的驗證方式對所設(shè)計的 16 1復(fù)用器進(jìn)行了驗證。用該種方法大大縮短設(shè)計和驗證所需要的時間。


圖1是2 1數(shù)據(jù)選擇器電路圖。
具體實施例方式本發(fā)明由1個16 4復(fù)用器電路和1個采用樹形結(jié)構(gòu)實現(xiàn)的4 1的復(fù)用器電路構(gòu)成，16 4復(fù)用器用數(shù)字電路實現(xiàn)，4 1復(fù)用器電路用模擬電路實現(xiàn)；仿真時需要給數(shù)字電路和模擬電路分別加激勵，對于4 1復(fù)用器電路，輸入采用互補的方波電壓源，峰值為0.4V，對于16 4復(fù)用器電路，通過用Verilog語言描述的方式加激勵。
16 4復(fù)用器電路由4個4 1復(fù)用器模塊和一個賦值語句模塊構(gòu)成，本電路采用Verilog語言來描述；4個4 1復(fù)用器的作用是將16路156. 25M數(shù)據(jù)TXD_P [15 0]復(fù)用為4路625M數(shù)據(jù)，用移位寄存器實現(xiàn)4 1復(fù)用器；首先將16位并行數(shù)據(jù)，分為四個4 位并行數(shù)據(jù)，然后將4位并行數(shù)據(jù)送入4 1復(fù)用器，后級的模擬電路需要差分輸入，本模塊輸出均為互補輸出。4 1復(fù)用器采用樹形結(jié)構(gòu)實現(xiàn)，它主要由三個2 1的高速復(fù)用器和一個主從D 觸發(fā)器(MSDEF)構(gòu)成，2 1復(fù)用器由一個主從D觸發(fā)器，一個主從主D觸發(fā)器和一個2 1 數(shù)據(jù)選擇器構(gòu)成；鎖存器和2 1數(shù)據(jù)選擇器均采用CML邏輯實現(xiàn)，按其功能可分為下拉邏輯網(wǎng)絡(luò)、尾電流源和上拉電阻三個部分；它可以在電壓擺幅較小的情況下正常工作，尾電流源的存在，CML電路的功耗近似為恒定值P = vdd*I，其中vdd是電源電壓，I為直流尾電流。
權(quán)利要求
1.2. 5(ib/S收發(fā)器系統(tǒng)的16 1復(fù)用器電路，由1個16 4復(fù)用器電路和1個采用樹形結(jié)構(gòu)實現(xiàn)的4 1的復(fù)用器電路構(gòu)成，其特征在于16 4復(fù)用器用數(shù)字電路實現(xiàn)，4 1 復(fù)用器電路用模擬電路實現(xiàn)；仿真時需要給數(shù)字電路和模擬電路分別加激勵，對于4 1 復(fù)用器電路，輸入采用互補的方波電壓源，峰峰值為0.4V，對于16 4復(fù)用器電路，通過用 Verilog語言描述的方式加激勵。
2.根據(jù)權(quán)利要求1所述2.5(ib/S收發(fā)器系統(tǒng)的16 1復(fù)用器電路，其特征在于16 4 復(fù)用器電路由4個41復(fù)用器模塊和一個賦值語句模塊構(gòu)成。
3.根據(jù)權(quán)利要求1所述2.5(ib/S收發(fā)器系統(tǒng)的16 1復(fù)用器電路，其特征在于4 1 復(fù)用器采用樹形結(jié)構(gòu)實現(xiàn)，它主要由三個2 1的高速復(fù)用器和一個主從D觸發(fā)器(MSDEF) 構(gòu)成。
全文摘要
2.5Gb/s收發(fā)器系統(tǒng)的16∶1復(fù)用器電路，本發(fā)明涉及一種超高速串行收發(fā)器CMOS芯片，本發(fā)明提供一種高性能、低功耗的2.5Gb/s收發(fā)器系統(tǒng)的16∶1復(fù)用器電路。本發(fā)明由1個16∶4復(fù)用器電路和1個采用樹形結(jié)構(gòu)實現(xiàn)的4∶1的復(fù)用器電路構(gòu)成，其結(jié)構(gòu)要點在于16∶4復(fù)用器用數(shù)字電路實現(xiàn)，4∶1復(fù)用器電路用模擬電路實現(xiàn)；仿真時需要給數(shù)字電路和模擬電路分別加激勵，對于4∶1復(fù)用器電路，輸入采用互補的方波電壓源，峰峰值為0.4V，對于16∶4復(fù)用器電路，通過用Verilog語言描述的方式加激勵。
文檔編號H04L12/02GK102457381SQ20101051215
公開日2012年5月16日 申請日期2010年10月20日 優(yōu)先權(quán)日2010年10月20日
發(fā)明者梁雨澤 申請人:梁雨澤