專利名稱：調(diào)試處理方法、系統(tǒng)和單板的制作方法
技術(shù)領(lǐng)域：
本發(fā)明實(shí)施例涉及通信技術(shù)，尤其涉及一種調(diào)試處理方法、系統(tǒng)和單板。
背景技術(shù)：
現(xiàn)場可編程門陣列(Field-Programmable Gate Array ；以下簡稱FPGA)作為專 用集成電路(Application Specific Integrated Circuit ；以下簡稱:ASIC)領(lǐng)域中的一種 半定制電路，既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點(diǎn)。其 中，上板調(diào)試是FPGA開發(fā)過程中必不可少的階段，因此，為提高開發(fā)的效率和質(zhì)量，需要采 用有效、方便、準(zhǔn)確的調(diào)試方法。在現(xiàn)有技術(shù)中，為實(shí)現(xiàn)實(shí)時(shí)觀測數(shù)據(jù)的目的，通常在FPGA中內(nèi)置邏輯分析儀，并 通過聯(lián)合測試行動(dòng)小組(Joint Test Action Group ；以下簡稱JTAG)電纜將調(diào)試終端的并 口連接到該邏輯分析儀中，在調(diào)試終端上通過分析軟件來控制單板邏輯的調(diào)試過程，將調(diào) 試數(shù)據(jù)傳輸?shù)秸{(diào)試終端上，利用分析軟件便可實(shí)時(shí)地看到邏輯內(nèi)的波形。然而，現(xiàn)有技術(shù)中的調(diào)試方法需要使用JTAG電纜連接FPGA，則單板的JTAG鏈需要 焊接電阻以支撐FPGA單獨(dú)成鏈JTAG電纜的長度有限，無法進(jìn)行遠(yuǎn)程調(diào)試。

發(fā)明內(nèi)容
本發(fā)明實(shí)施例提供一種調(diào)試處理方法、系統(tǒng)和單板，用以解決現(xiàn)有技術(shù)中采用 JTAG電纜調(diào)試所造成的操作復(fù)雜度高和無法遠(yuǎn)程調(diào)試的缺陷，實(shí)現(xiàn)同時(shí)兼顧調(diào)試的簡易性 和實(shí)時(shí)性的目的，提高調(diào)試的效率。本發(fā)明實(shí)施例提供一種調(diào)試處理方法，包括根據(jù)接收到的調(diào)試控制命令采集現(xiàn)場可編程門陣列FPGA的內(nèi)部邏輯的調(diào)試數(shù) 據(jù)；將所述調(diào)試數(shù)據(jù)通過以太網(wǎng)口發(fā)送到調(diào)試終端。本發(fā)明實(shí)施例提供一種單板，包括現(xiàn)場可編程門陣列FPGA、中央處理器CPU和以 太網(wǎng)口，其中所述FPGA用于根據(jù)接收到的調(diào)試控制命令采集自身的內(nèi)部邏輯的調(diào)試數(shù)據(jù)，并 將所述調(diào)試數(shù)據(jù)發(fā)送到所述CPU ；所述CPU用于通過所述以太網(wǎng)口將所述調(diào)試數(shù)據(jù)發(fā)送到調(diào)試終端。本發(fā)明實(shí)施例提供一種調(diào)試處理系統(tǒng)，包括調(diào)試終端和上述單板。本發(fā)明實(shí)施例的調(diào)試處理方法、系統(tǒng)和單板，通過調(diào)試終端與待調(diào)試單板之間設(shè) 置的以太網(wǎng)口傳輸調(diào)試控制命令和調(diào)試數(shù)據(jù)，以實(shí)時(shí)地將采集到的內(nèi)部邏輯的調(diào)試數(shù)據(jù)在 調(diào)試終端上；本實(shí)施例無需使用JTAG電纜作為調(diào)試終端與待調(diào)試單板的連接方式，解決了 現(xiàn)有技術(shù)中采用JTAG電纜調(diào)試所造成的操作復(fù)雜度高和無法遠(yuǎn)程調(diào)試的缺陷，且待調(diào)試 單板也無需焊接額外的電阻以形成JTAG鏈，也避免了在調(diào)試終端上開設(shè)并口或USB 口所需 要的申請(qǐng)流程，同時(shí)在進(jìn)行遠(yuǎn)程調(diào)試時(shí)無需在本地設(shè)置計(jì)算機(jī)，實(shí)現(xiàn)了同時(shí)兼顧調(diào)試的簡易性和實(shí)時(shí)性的目的，大大提高了調(diào)試的效率。


為了更清楚地說明本發(fā)明實(shí)施例或現(xiàn)有技術(shù)中的技術(shù)方案，下面將對(duì)實(shí)施例或現(xiàn) 有技術(shù)描述中所需要使用的附圖作一簡單地介紹，顯而易見地，下面描述中的附圖是本發(fā) 明的一些實(shí)施例，對(duì)于本領(lǐng)域普通技術(shù)人員來講，在不付出創(chuàng)造性勞動(dòng)性的前提下，還可以 根據(jù)這些附圖獲得其他的附圖。圖1為本發(fā)明調(diào)試處理方法實(shí)施例一的流程圖；圖2為本發(fā)明調(diào)試處理方法實(shí)施例二的流程圖；圖3為本發(fā)明調(diào)試處理方法實(shí)施例二中的組網(wǎng)結(jié)構(gòu)示意圖；圖4為本發(fā)明單板實(shí)施例一的結(jié)構(gòu)示意圖；圖5為本發(fā)明單板實(shí)施例二的結(jié)構(gòu)示意圖。
具體實(shí)施例方式為使本發(fā)明實(shí)施例的目的、技術(shù)方案和優(yōu)點(diǎn)更加清楚，下面將結(jié)合本發(fā)明實(shí)施例 中的附圖，對(duì)本發(fā)明實(shí)施例中的技術(shù)方案進(jìn)行清楚、完整地描述，顯然，所描述的實(shí)施例是 本發(fā)明一部分實(shí)施例，而不是全部的實(shí)施例?；诒景l(fā)明中的實(shí)施例，本領(lǐng)域普通技術(shù)人員 在沒有作出創(chuàng)造性勞動(dòng)前提下所獲得的所有其他實(shí)施例，都屬于本發(fā)明保護(hù)的范圍。圖1為本發(fā)明調(diào)試處理方法實(shí)施例一的流程圖，如圖1所示，本實(shí)施例提供了一種 調(diào)試處理方法，本實(shí)施例從待調(diào)試單板一側(cè)對(duì)技術(shù)方案進(jìn)行具體的說明，本實(shí)施例可以具 體包括如下步驟步驟101，待調(diào)試單板根據(jù)接收到的調(diào)試控制命令采集FPGA的內(nèi)部邏輯的調(diào)試數(shù)據(jù)。本實(shí)施例在調(diào)試終端與待調(diào)試單板之間可以采用Xilinx虛擬電纜 (XilinxVirtual Cable ；以下簡稱XVC)的組網(wǎng)方式，調(diào)試終端與待調(diào)試單板通過以太網(wǎng) 連接，無需采用JTAG電纜來連接調(diào)試終端和待調(diào)試單板。進(jìn)一步地，也可以通過路由器將 調(diào)試終端和待調(diào)試單板連接到以太網(wǎng)中。本步驟中待調(diào)試單板上可以設(shè)置以太網(wǎng)口，該以 太網(wǎng)口實(shí)現(xiàn)與調(diào)試終端的連接，可以通過該以太網(wǎng)口接收調(diào)試終端發(fā)送的調(diào)試控制命令， 而無需通過JTAG電纜等傳輸。待調(diào)試單板在接收到調(diào)試終端發(fā)送的調(diào)試控制命令后，根據(jù) 該調(diào)試控制命令來采集待調(diào)試單板中FPGA中的內(nèi)部邏輯的調(diào)試數(shù)據(jù)。調(diào)試終端在發(fā)送調(diào) 試控制命令前，先對(duì)該調(diào)試控制命令進(jìn)行打包等處理，將打包后生成的以太網(wǎng)數(shù)據(jù)包通過 以太網(wǎng)傳輸?shù)酱郎y試單板上，待測試單板可以先對(duì)接收到的以太網(wǎng)數(shù)據(jù)進(jìn)行解析處理，以 從中獲取到調(diào)試控制命令。步驟102，待調(diào)試單板將所述調(diào)試數(shù)據(jù)通過以太網(wǎng)口發(fā)送到調(diào)試終端。待調(diào)試單板在通過內(nèi)置的集成邏輯分析儀采集到待調(diào)試單板的內(nèi)部邏輯的調(diào)試 數(shù)據(jù)后，將調(diào)試數(shù)據(jù)轉(zhuǎn)換為以太網(wǎng)數(shù)據(jù)包的格式，由CPU通過以太網(wǎng)口發(fā)送到調(diào)試終端。然 后可以由調(diào)試終端中的分析軟件對(duì)調(diào)試數(shù)據(jù)進(jìn)行實(shí)時(shí)的分析和顯示處理，則用戶或調(diào)試人 員可以通過調(diào)試終端中的分析軟件來實(shí)時(shí)觀測到相應(yīng)的調(diào)試波形。本實(shí)施例提供了一種調(diào)試處理方法，通過調(diào)試終端與待調(diào)試單板之間設(shè)置的以太網(wǎng)口傳輸調(diào)試控制命令和調(diào)試數(shù)據(jù)，以實(shí)時(shí)地將采集到的FPGA的內(nèi)部邏輯的調(diào)試數(shù)據(jù)在 調(diào)試終端上；本實(shí)施例無需使用JTAG電纜作為調(diào)試終端與待調(diào)試單板的連接方式，解決了 現(xiàn)有技術(shù)中采用JTAG電纜調(diào)試所造成的操作復(fù)雜度高和無法遠(yuǎn)程調(diào)試的缺陷，且待調(diào)試 單板也無需焊接額外的電阻以形成JTAG鏈，也避免了在調(diào)試終端上開設(shè)并口或USB 口所需 要的申請(qǐng)流程，同時(shí)在進(jìn)行遠(yuǎn)程調(diào)試時(shí)無需在本地設(shè)置計(jì)算機(jī)，實(shí)現(xiàn)了同時(shí)兼顧調(diào)試的簡 易性和實(shí)時(shí)性的目的，大大提高了調(diào)試的效率。圖2為本發(fā)明調(diào)試處理方法實(shí)施例二的流程圖，如圖2所示，本實(shí)施例提供了一種 調(diào)試處理方法，可以具體包括如下步驟步驟201，待調(diào)試單板通過以太網(wǎng)口接收調(diào)試終端發(fā)送的調(diào)試控制命令。在需要對(duì)某個(gè)單板進(jìn)行調(diào)試時(shí)，用戶或調(diào)試人員可以通過對(duì)調(diào)試終端中的分析軟 件進(jìn)行控制，打開該分析軟件，啟動(dòng)對(duì)待調(diào)試單板的調(diào)試過程，通過以太網(wǎng)向待調(diào)試單板發(fā) 送調(diào)試控制命令。待調(diào)試單板通過其上的以太網(wǎng)口接收調(diào)試終端發(fā)送的調(diào)試控制命令，該 調(diào)試控制命令可以以以太網(wǎng)數(shù)據(jù)包的形式發(fā)送到待調(diào)試單板，具體可以通過調(diào)試終端上的 分析軟件將調(diào)試控制命令的數(shù)據(jù)打包后通過以太網(wǎng)傳輸?shù)酱{(diào)試單板上。本步驟中待調(diào)試 單板上可以設(shè)置以太網(wǎng)口，通過該以太網(wǎng)口接收調(diào)試終端發(fā)送的調(diào)試控制命令，即調(diào)試終 端將生成的調(diào)試控制命令通過以太網(wǎng)傳輸?shù)酱{(diào)試單板上，而無需通過JTAG電纜等傳輸。 因此，本實(shí)施中的調(diào)試終端可以選擇位于待調(diào)試單板附近的本地計(jì)算機(jī)，也可以選擇其他 位置的計(jì)算機(jī)，只要該計(jì)算機(jī)具備上網(wǎng)功能即可，并不局限于其位置。步驟202，待調(diào)試單板將接收到的所述調(diào)試控制命令轉(zhuǎn)換為多點(diǎn)接口 MPI時(shí)序控 制信號(hào)，并將所述MPI時(shí)序控制信號(hào)發(fā)送到用戶邏輯單元。圖3為本發(fā)明調(diào)試處理方法實(shí)施例二中的組網(wǎng)結(jié)構(gòu)示意圖，如圖3所示，在本實(shí)施 例中的待測試單板中的FPGA可以設(shè)置有集成邏輯分析儀(Integrated Logical Analyzer ； 以下簡稱ILA)、集成控制器(IntegratedController ；以下簡稱:IC0N)、軟邊界掃描器 (Soft Border Scanner ；以下簡稱S0FT BSCAN)、用戶邏輯單元(USER LOGIC)。其中，ILA、 ICON是為了使用ChipScope Pro觀察信號(hào)而插入的核。一般來說，ChipScope Pro工作時(shí) 需要在用戶設(shè)計(jì)中實(shí)例化兩種核一種是ILA核(ILA Core)，用于提供觸發(fā)和跟蹤捕獲的 功能；另一種是ICON核(ICON Core)，用于負(fù)責(zé)ILACore和邊界掃描端口的通信，其中，一個(gè) ICON Core可以連接1 15個(gè)ILACore。ChipScope Pro工作時(shí)ILA Core根據(jù)用戶設(shè)置 的觸發(fā)條件捕獲數(shù)據(jù)，然后在ICON Core的控制下，通過邊界掃描端口上傳到計(jì)算機(jī)，最后 用ChipScope Pro Analyzer顯示出信號(hào)波形。SOFT BSCAN和HARD BSCAN相對(duì)應(yīng)，是通過 FPGA內(nèi)部資源來實(shí)現(xiàn)的。在本步驟中，待調(diào)試單板具體由其中的CPU接收來自調(diào)試終端的 以太網(wǎng)數(shù)據(jù)包，CPU對(duì)該以太網(wǎng)數(shù)據(jù)包進(jìn)行解析，獲取到調(diào)試控制命令。本實(shí)施例中待調(diào)試 單板中的CPU可以為嵌入式CPU，也可以為通用CPU。調(diào)試單板中的CPU在獲取到調(diào)試控制 命令后，將該調(diào)試控制命令轉(zhuǎn)換為多點(diǎn)接口(Multi Point Interface ；以下簡稱MPI)時(shí) 序控制信號(hào)，并通過MPI接口將MPI時(shí)序控制信號(hào)傳輸?shù)紽PGA的用戶邏輯單元。步驟203，待調(diào)試單板由所述用戶邏輯單元將所述MPI時(shí)序控制信號(hào)轉(zhuǎn)換為JTAG 時(shí)序控制信號(hào)，并將所述JTAG時(shí)序控制信號(hào)通過虛擬電纜發(fā)送到軟邊界掃描器。繼續(xù)參見上述圖3可知，待調(diào)試單板中FPGA的用戶邏輯單元與軟邊界掃描器之 間采用虛擬JTAG電纜連接，因此，待調(diào)試單板中的FPGA的用戶邏輯單元在接收到來自CPU的MPI時(shí)序控制信號(hào)后，將該MPI時(shí)序控制信號(hào)進(jìn)一步轉(zhuǎn)換為JTAG時(shí)序控制信號(hào)，再將該 JTAG時(shí)序控制信號(hào)通過虛擬電纜發(fā)送到軟邊界掃描器。步驟204，待調(diào)試單板由所述軟邊界掃描器將所述JTAG時(shí)序控制信號(hào)轉(zhuǎn)換為控制 信息，并將所述控制信息發(fā)送到集成控制器。待調(diào)試單板中FPGA的軟邊界掃描器在接收到來自調(diào)試終端的JTAG時(shí)序控制信號(hào) 后，將該JTAG時(shí)序控制信號(hào)轉(zhuǎn)換為控制信息，并將該控制信息發(fā)送到集成控制器。步驟205，待調(diào)試單板由所述集成控制器根據(jù)所述控制信息控制集成邏輯分析儀 采集FPGA的內(nèi)部邏輯的調(diào)試數(shù)據(jù)。待調(diào)試單板中FPGA的集成控制器在獲取到控制信息后，根據(jù)該控制信息對(duì)FPGA 中與其連接的集成邏輯分析儀進(jìn)行控制，控制該集成邏輯分析儀采集FPGA的內(nèi)部邏輯中 的調(diào)試數(shù)據(jù)。其中，F(xiàn)PGA的內(nèi)部邏輯可以為FPGA中的主要功能模塊，用于實(shí)現(xiàn)FPGA本身 的主要功能。步驟206，待調(diào)試單板將由所述集成邏輯分析儀采集的所述調(diào)試數(shù)據(jù)發(fā)送到所述 集成控制器。在待調(diào)試單板中FPGA的集成邏輯分析儀完成調(diào)試數(shù)據(jù)的采集后，集成邏輯分析 儀將采集到的調(diào)試數(shù)據(jù)發(fā)送到集成控制器上。步驟207，待調(diào)試單板由所述集成控制器將所述調(diào)試數(shù)據(jù)發(fā)送到所述軟邊界掃描
ο待調(diào)試單板中FPGA的集成控制器在接收到集成邏輯分析儀采集的調(diào)試數(shù)據(jù)后， 從圖3中的組網(wǎng)圖可知，集成控制器將該調(diào)試數(shù)據(jù)發(fā)送到軟件邊界掃描器中。步驟208，待調(diào)試單板由所述軟邊界掃描器將所述調(diào)試數(shù)據(jù)轉(zhuǎn)換為JTAG時(shí)序調(diào)試 信號(hào)，并將所述JTAG時(shí)序調(diào)試信號(hào)發(fā)送到所述用戶邏輯單元。待調(diào)試單板中FPGA的軟邊界掃描器在接收到集成控制器發(fā)送的調(diào)試數(shù)據(jù)后，將 其轉(zhuǎn)換為JTAG時(shí)序調(diào)試信號(hào)，并將所述JTAG時(shí)序調(diào)試信號(hào)發(fā)送到所述用戶邏輯單元。步驟209，待調(diào)試單板由所述用戶邏輯單元將所述JTAG時(shí)序調(diào)試信號(hào)轉(zhuǎn)換為MPI 時(shí)序調(diào)試信號(hào)，并將所述MPI時(shí)序調(diào)試信號(hào)通過所述以太網(wǎng)口發(fā)送到所述調(diào)試終端。待調(diào)試單板中FPGA的用戶邏輯單元在獲取到JTAG時(shí)序調(diào)試信號(hào)后，為了將其通 過CPU進(jìn)行傳輸，還進(jìn)一步對(duì)該JTAG時(shí)序調(diào)試信號(hào)的格式進(jìn)行轉(zhuǎn)換，將其轉(zhuǎn)換為MPI時(shí)序 調(diào)試信號(hào)，并將轉(zhuǎn)換后的MPI時(shí)序調(diào)試信號(hào)在待調(diào)試終端中的CPU進(jìn)行發(fā)送。CPU將該MPI 時(shí)序調(diào)試信號(hào)進(jìn)行打包生成以太網(wǎng)數(shù)據(jù)包，CPU將打包處理后的以太網(wǎng)數(shù)據(jù)包通過以太網(wǎng) 口傳輸?shù)秸{(diào)試終端，由調(diào)試終端中的分析軟件對(duì)該調(diào)試數(shù)據(jù)進(jìn)行分析并顯示處理。本實(shí)施例提供了一種調(diào)試處理方法，通過調(diào)試終端與待調(diào)試單板之間設(shè)置的以太 網(wǎng)口傳輸調(diào)試控制命令和調(diào)試數(shù)據(jù)，并經(jīng)過待調(diào)試單板中FPGA的CPU、用戶邏輯單元、軟 邊界掃描器、集成控制器和集成邏輯分析儀對(duì)調(diào)試控制命令和調(diào)試數(shù)據(jù)進(jìn)行格式轉(zhuǎn)換和處 理，以實(shí)時(shí)地將采集到的內(nèi)部邏輯的調(diào)試數(shù)據(jù)在調(diào)試終端上；本實(shí)施例無需使用JTAG電纜 作為調(diào)試終端與待調(diào)試單板的連接方式，解決了現(xiàn)有技術(shù)中采用JTAG電纜調(diào)試所造成的 操作復(fù)雜度高和無法遠(yuǎn)程調(diào)試的缺陷，且待調(diào)試單板也無需焊接額外的電阻以形成JTAG 鏈，也避免了在調(diào)試終端上開設(shè)并口或USB 口所需要的申請(qǐng)流程，同時(shí)在進(jìn)行遠(yuǎn)程調(diào)試時(shí) 無需在本地設(shè)置計(jì)算機(jī)，實(shí)現(xiàn)了同時(shí)兼顧調(diào)試的簡易性和實(shí)時(shí)性的目的，大大提高了調(diào)試的效率。本領(lǐng)域普通技術(shù)人員可以理解實(shí)現(xiàn)上述方法實(shí)施例的全部或部分步驟可以通過 程序指令相關(guān)的硬件來完成，前述的程序可以存儲(chǔ)于一計(jì)算機(jī)可讀取存儲(chǔ)介質(zhì)中，該程序 在執(zhí)行時(shí)，執(zhí)行包括上述方法實(shí)施例的步驟；而前述的存儲(chǔ)介質(zhì)包括R0M、RAM、磁碟或者 光盤等各種可以存儲(chǔ)程序代碼的介質(zhì)。圖4為本發(fā)明單板實(shí)施例一的結(jié)構(gòu)示意圖，如圖4所示，本實(shí)施例提供了一種單 板，本實(shí)施例可以具體執(zhí)行上述方法實(shí)施例一中的各個(gè)步驟，此處不再贅述。本實(shí)施例提供 的單板可以具體包括FPGA 40 U CPU 402和以太網(wǎng)口 403。其中，F(xiàn)PGA 401用于根據(jù)接收到 的調(diào)試控制命令采集自身的內(nèi)部邏輯的調(diào)試數(shù)據(jù)，并將所述調(diào)試數(shù)據(jù)發(fā)送到CPU 402。CPU 402用于通過以太網(wǎng)口 403將所述調(diào)試數(shù)據(jù)發(fā)送到調(diào)試終端。圖5為本發(fā)明單板實(shí)施例二的結(jié)構(gòu)示意圖，如圖5所示，本實(shí)施例提供了一種單 板，本實(shí)施例可以具體執(zhí)行上述方法實(shí)施例二中的各個(gè)步驟，此處不再贅述。本實(shí)施例提供 的單板在上述圖4所示的實(shí)施例的基礎(chǔ)之上，F(xiàn)PGA401可以具體包括處理單元411、用戶邏 輯單元421、軟邊界掃描器431和集成控制器441。其中，處理單元411用于將接收到的所述 調(diào)試控制命令轉(zhuǎn)換為多點(diǎn)接口 MPI時(shí)序控制信號(hào)，并將所述MPI時(shí)序控制信號(hào)發(fā)送到用戶 邏輯單元421。用戶邏輯單元421用于將所述MPI時(shí)序控制信號(hào)轉(zhuǎn)換為聯(lián)合測試行動(dòng)小組 JTAG時(shí)序控制信號(hào)，并將所述JTAG時(shí)序控制信號(hào)通過虛擬電纜發(fā)送到軟邊界掃描器431。 軟邊界掃描器431用于將所述JTAG時(shí)序控制信號(hào)轉(zhuǎn)換為控制信息，并將所述控制信息發(fā)送 到集成控制器441。集成控制器441用于根據(jù)所述控制信息控制集成邏輯分析儀451采集 內(nèi)部邏輯的調(diào)試數(shù)據(jù)。進(jìn)一步地，本實(shí)施例提供的單板中的FPGA 401還可以包括集成邏輯分析儀451， 該集成邏輯分析儀451用于將采集的所述調(diào)試數(shù)據(jù)發(fā)送到所述集成控制器。另外，集成控 制器441還用于將所述調(diào)試數(shù)據(jù)發(fā)送到所述軟邊界掃描器431。軟邊界掃描器431還用于 將所述調(diào)試數(shù)據(jù)轉(zhuǎn)換為JTAG時(shí)序調(diào)試信號(hào)，并將所述JTAG時(shí)序調(diào)試信號(hào)發(fā)送到所述用戶 邏輯單元421。用戶邏輯單元421還用于將所述JTAG時(shí)序調(diào)試信號(hào)轉(zhuǎn)換為MPI時(shí)序調(diào)試信 號(hào)，并將所述MPI時(shí)序調(diào)試信號(hào)通過以太網(wǎng)口 403發(fā)送到調(diào)試終端。更進(jìn)一步地，CPU 402可以具體用于通過以太網(wǎng)口 403將所述MPI時(shí)序調(diào)試信號(hào) 發(fā)送到調(diào)試終端。另外，該CPU 402還可以具體用于通過以太網(wǎng)口 403接收調(diào)試終端發(fā)送 的所述調(diào)試控制命令。本實(shí)施例提供了一種單板，通過調(diào)試終端與單板之間設(shè)置的以太網(wǎng)口傳輸調(diào)試控 制命令和調(diào)試數(shù)據(jù)，并經(jīng)過處理單元、用戶邏輯單元、軟邊界掃描器、集成控制器和集成邏 輯分析儀對(duì)調(diào)試控制命令和調(diào)試數(shù)據(jù)進(jìn)行格式轉(zhuǎn)換和處理，以實(shí)時(shí)地將采集到的內(nèi)部邏輯 的調(diào)試數(shù)據(jù)在調(diào)試終端上進(jìn)行顯示；本實(shí)施例無需使用JTAG電纜作為調(diào)試終端與單板的 連接方式，解決了現(xiàn)有技術(shù)中采用JTAG電纜調(diào)試所造成的操作復(fù)雜度高和無法遠(yuǎn)程調(diào)試 的缺陷，實(shí)現(xiàn)了同時(shí)兼顧調(diào)試的簡易性和實(shí)時(shí)性的目的，大大提高了調(diào)試的效率。本實(shí)施例還提供了一種調(diào)試處理系統(tǒng)，本實(shí)施例提供的調(diào)試處理系統(tǒng)可以具體包 括調(diào)試終端和上述圖4或圖5所示的單板。最后應(yīng)說明的是以上實(shí)施例僅用以說明本發(fā)明的技術(shù)方案，而非對(duì)其限制；盡 管參照前述實(shí)施例對(duì)本發(fā)明進(jìn)行了詳細(xì)的說明，本領(lǐng)域的普通技術(shù)人員應(yīng)當(dāng)理解其依然可以對(duì)前述各實(shí)施例所記載的技術(shù)方案進(jìn)行修改，或者對(duì)其中部分技術(shù)特征進(jìn)行等同替 換；而這些修改或者替換，并不使相應(yīng)技術(shù)方案的本質(zhì)脫離本發(fā)明各實(shí)施例技術(shù)方案的精 神和范圍。
權(quán)利要求
1.一種調(diào)試處理方法，其特征在于，包括根據(jù)接收到的調(diào)試控制命令采集現(xiàn)場可編程門陣列FPGA的內(nèi)部邏輯的調(diào)試數(shù)據(jù)； 將所述調(diào)試數(shù)據(jù)通過以太網(wǎng)口發(fā)送到調(diào)試終端。
2.根據(jù)權(quán)利要求1所述的方法，其特征在于，所述根據(jù)接收到的調(diào)試控制命令采集 FPGA的內(nèi)部邏輯的調(diào)試數(shù)據(jù)包括將接收到的調(diào)試控制命令轉(zhuǎn)換為多點(diǎn)接口 MPI時(shí)序控制信號(hào)，并將所述MPI時(shí)序控制 信號(hào)發(fā)送到用戶邏輯單元；由所述用戶邏輯單元將所述MPI時(shí)序控制信號(hào)轉(zhuǎn)換為聯(lián)合測試行動(dòng)小組JTAG時(shí)序控 制信號(hào)，并將所述JTAG時(shí)序控制信號(hào)通過虛擬電纜發(fā)送到軟邊界掃描器；由所述軟邊界掃描器將所述JTAG時(shí)序控制信號(hào)轉(zhuǎn)換為控制信息，并將所述控制信息 發(fā)送到集成控制器；由所述集成控制器根據(jù)所述控制信息控制集成邏輯分析儀采集所述FPGA的內(nèi)部邏輯 的調(diào)試數(shù)據(jù)。
3.根據(jù)權(quán)利要求2所述的方法，其特征在于，所述將所述調(diào)試數(shù)據(jù)通過以太網(wǎng)口發(fā)送 到調(diào)試終端包括將由所述集成邏輯分析儀采集的所述調(diào)試數(shù)據(jù)發(fā)送到所述集成控制器； 由所述集成控制器將所述調(diào)試數(shù)據(jù)發(fā)送到所述軟邊界掃描器； 由所述軟邊界掃描器將所述調(diào)試數(shù)據(jù)轉(zhuǎn)換為JTAG時(shí)序調(diào)試信號(hào)，并將所述JTAG時(shí)序 調(diào)試信號(hào)發(fā)送到所述用戶邏輯單元；由所述用戶邏輯單元將所述JTAG時(shí)序調(diào)試信號(hào)轉(zhuǎn)換為MPI時(shí)序調(diào)試信號(hào)，并將所述 MPI時(shí)序調(diào)試信號(hào)通過以太網(wǎng)口發(fā)送到調(diào)試終端。
4.根據(jù)權(quán)利要求1所述的方法，其特征在于，還包括通過所述以太網(wǎng)口接收所述調(diào)試終端發(fā)送的所述調(diào)試控制命令。
5.一種單板，其特征在于，包括現(xiàn)場可編程門陣列FPGA、中央處理器CPU和以太網(wǎng)口， 其中所述FPGA用于根據(jù)接收到的調(diào)試控制命令采集自身的內(nèi)部邏輯的調(diào)試數(shù)據(jù)，并將所 述調(diào)試數(shù)據(jù)發(fā)送到所述CPU ；所述CPU用于通過所述以太網(wǎng)口將所述調(diào)試數(shù)據(jù)發(fā)送到調(diào)試終端。
6.根據(jù)權(quán)利要求5所述的單板，其特征在于，所述FPGA包括處理單元，用于將接收到的調(diào)試控制命令轉(zhuǎn)換為多點(diǎn)接口 MPI時(shí)序控制信號(hào)，并將所 述MPI時(shí)序控制信號(hào)發(fā)送到用戶邏輯單元；用戶邏輯單元，用于將所述MPI時(shí)序控制信號(hào)轉(zhuǎn)換為聯(lián)合測試行動(dòng)小組JTAG時(shí)序控制 信號(hào)，并將所述JTAG時(shí)序控制信號(hào)通過虛擬電纜發(fā)送到軟邊界掃描器；軟邊界掃描器，用于將所述JTAG時(shí)序控制信號(hào)轉(zhuǎn)換為控制信息，并將所述控制信息發(fā) 送到集成控制器；集成控制器，用于根據(jù)所述控制信息控制集成邏輯分析儀采集內(nèi)部邏輯的調(diào)試數(shù)據(jù)。
7.根據(jù)權(quán)利要求6所述的單板，其特征在于，所述FPGA還包括集成邏輯分析儀，用于 將采集的所述調(diào)試數(shù)據(jù)發(fā)送到所述集成控制器；所述集成控制器還用于將所述調(diào)試數(shù)據(jù)發(fā)送到所述軟邊界掃描器；所述軟邊界掃描器還用于將所述調(diào)試數(shù)據(jù)轉(zhuǎn)換為JTAG時(shí)序調(diào)試信號(hào)，并將所述JTAG 時(shí)序調(diào)試信號(hào)發(fā)送到所述用戶邏輯單元；所述用戶邏輯單元還用于將所述JTAG時(shí)序調(diào)試信號(hào)轉(zhuǎn)換為MPI時(shí)序調(diào)試信號(hào)，并將所 述MPI時(shí)序調(diào)試信號(hào)發(fā)送到所述CPU。
8.根據(jù)權(quán)利要求7所述的單板，其特征在于，所述CPU具體用于通過所述以太網(wǎng)口將所 述MPI時(shí)序調(diào)試信號(hào)發(fā)送到所述調(diào)試終端。
9.根據(jù)權(quán)利要求8所述的單板，其特征在于，所述CPU還用于通過所述以太網(wǎng)口接收所 述調(diào)試終端發(fā)送的所述調(diào)試控制命令。
10.一種調(diào)試處理系統(tǒng)，其特征在于，包括調(diào)試終端和上述權(quán)利要求5-9中任一項(xiàng)所述 的單板。
全文摘要
本發(fā)明提供一種調(diào)試處理方法、系統(tǒng)和單板，其中，調(diào)試處理方法包括根據(jù)接收到的調(diào)試控制命令采集FPGA的內(nèi)部邏輯的調(diào)試數(shù)據(jù)；將調(diào)試數(shù)據(jù)通過以太網(wǎng)口發(fā)送到調(diào)試終端。單板包括FPGA、CPU和以太網(wǎng)口，其中FPGA用于根據(jù)接收到的調(diào)試控制命令采集自身的內(nèi)部邏輯的調(diào)試數(shù)據(jù)，并將所述調(diào)試數(shù)據(jù)發(fā)送到所述CPU；CPU用于通過所述以太網(wǎng)口將所述調(diào)試數(shù)據(jù)發(fā)送到調(diào)試終端。調(diào)試處理系統(tǒng)包括調(diào)試終端和單板。本發(fā)明實(shí)施例解決了現(xiàn)有技術(shù)中采用JTAG電纜調(diào)試所造成的操作復(fù)雜度高和無法遠(yuǎn)程調(diào)試的缺陷，實(shí)現(xiàn)了同時(shí)兼顧調(diào)試的簡易性和實(shí)時(shí)性的目的。
文檔編號(hào)H04L12/26GK102006200SQ20101054482
公開日2011年4月6日 申請(qǐng)日期2010年11月9日 優(yōu)先權(quán)日2010年11月9日
發(fā)明者王玉仁 申請(qǐng)人:華為技術(shù)有限公司