專利名稱：加擾器隨機(jī)控制字生成裝置及隨機(jī)控制字的生成方法
技術(shù)領(lǐng)域：
本發(fā)明涉及數(shù)字電視技術(shù)條件接收系統(tǒng)領(lǐng)域，尤其涉及數(shù)字電視條件接收下對節(jié)目流進(jìn)行加擾所需的一種加擾器隨機(jī)控制字生成裝置。
背景技術(shù)：
數(shù)字電視條件接收系統(tǒng)是實現(xiàn)數(shù)字電視開展按需點播、節(jié)目付費等增值服務(wù)的基本保證。條件接收系統(tǒng)的操作之一是對音視頻流加擾，使未授權(quán)用戶不能正常收看節(jié)目。碼流的加擾一般采用標(biāo)準(zhǔn)的對稱加密算法，這是一個公開的算法。加擾的安全完全取決于加密密鑰即控制字(CW)的安全?？刂谱值碾S機(jī)性是保證它不被破譯的一個重要手段?？刂谱职l(fā)生器CWG是條件接收系統(tǒng)的重要部件之一，它負(fù)責(zé)產(chǎn)生加、解擾節(jié)目碼流的加密密鑰。它產(chǎn)生的控制字必須具有一定的隨機(jī)統(tǒng)計特性，與真正的隨機(jī)序列盡可能地接近。傳統(tǒng)的產(chǎn)生隨機(jī)序列的方法有硬件和軟件兩種實現(xiàn)方法。其中硬件實現(xiàn)方法借助物理方法，使用物理現(xiàn)象產(chǎn)生平坦頻譜士 ldB，(100Hz 120kHz)的高斯分布的白噪聲。典型的，可采用熱噪聲、二極管噪聲、電磁輻射噪聲源輸入到一個高速比較器以產(chǎn)生數(shù)字輸出作為隨機(jī)序列。軟件的方法一般都是使用經(jīng)過安全機(jī)構(gòu)認(rèn)證的算法生成隨機(jī)數(shù)。但是以上兩種方法中，物理源方法產(chǎn)生的隨機(jī)序列雖然隨機(jī)性強(qiáng)，抗破解能力也好，但是物理源產(chǎn)生不好把握，具有不穩(wěn)定的缺點，而且實現(xiàn)起來也比較難。軟件方法中，由于軟件本身具有比較強(qiáng)的邏輯性，單純的軟件方法產(chǎn)生的序列隨機(jī)性不強(qiáng)。

發(fā)明內(nèi)容
有鑒于此，本發(fā)明的目的是提供一種加擾器隨機(jī)控制字生成裝置及隨機(jī)控制字的生成方法，旨在用一種簡單易行的辦法產(chǎn)生隨機(jī)性強(qiáng)的控制字序列。本發(fā)明涉及一種加擾器隨機(jī)控制字生成裝置，包括外部存儲器(11)、FPGA硬件電路(10)，其特征在于由SDRAM、FLASH構(gòu)成的作為內(nèi)嵌微處理器101的存儲空間和運行空間的外部存儲器(11)與FPGA硬件電路(10)內(nèi)的嵌入微處理器101的數(shù)據(jù)端和控制端相連接，F(xiàn)PGA硬件電路(10)內(nèi)的嵌入式微處理器101產(chǎn)生的一組隨機(jī)數(shù)經(jīng)過用于濾取預(yù)置指令并啟動偽隨機(jī)序列發(fā)生器的指令分析器102后輸出給偽隨機(jī)序列發(fā)生器103模塊，偽隨機(jī)序列發(fā)生器將隨機(jī)產(chǎn)生加擾器控制字。上述偽隨機(jī)序列發(fā)生器103，由階移位寄存器(SRl) 201,31-階移位寄存器 (SR2) 202、復(fù)合器203和移位輸出單元204組成。本發(fā)明加擾器隨機(jī)控制字生成裝置隨機(jī)控制字的生成方法，其步驟如下
(1)、在系統(tǒng)開機(jī)時，由微處理器產(chǎn)生偽隨機(jī)數(shù)發(fā)生器的預(yù)置數(shù)；
(2)、啟動偽隨機(jī)序列發(fā)生器利用預(yù)置數(shù)控制移位寄存器選擇復(fù)合器的地址線和數(shù)據(jù)線，在時鐘節(jié)拍下，一拍產(chǎn)生1位的隨機(jī)比特；
(3)、在隨機(jī)到來的輸出信號控制下，將產(chǎn)生的偽隨機(jī)數(shù)輸出。
本發(fā)明的優(yōu)點是硬件電路與加擾器的硬件電路放在同一片F(xiàn)PGA中，結(jié)構(gòu)簡單、占用硬件資源少，不會影響加擾器硬件的性能，且易于實現(xiàn)，同時通過使用多重偽隨機(jī)技術(shù)， 達(dá)到提高序列隨機(jī)性的目的。


圖1是本發(fā)明實施例的加擾器控制字生成電路硬件結(jié)構(gòu)圖。圖2是本發(fā)明實施例的偽隨機(jī)序列發(fā)生器的硬件電路。圖中10 — FPGA硬件電路；11 一外部存儲器；
101—內(nèi)嵌微處理器；102—指令分析器；103—偽隨機(jī)序列發(fā)生器； 201-29-階移位寄存器(SRl) ； 202-31-階移位寄存器(SR2) 202 ； 203—復(fù)合器；204—移位輸出單元。
具體實施例方式本發(fā)明包括FPGA硬件電路(含嵌入式微處理器結(jié)構(gòu))、外部存儲器、生成偽隨機(jī)數(shù)的軟件程序。1、FPGA硬件電路，包括嵌入式微處理器結(jié)構(gòu)和偽隨機(jī)序列發(fā)生器。嵌入式微處理器結(jié)構(gòu)主要為偽隨機(jī)數(shù)生成軟件程序提供運行環(huán)境，由軟件產(chǎn)生的偽隨機(jī)數(shù)作為預(yù)置數(shù)啟動偽隨機(jī)序列發(fā)生器。在時鐘節(jié)拍下，每個周期發(fā)生器產(chǎn)生1位的隨機(jī)比特。在隨機(jī)輸出模式下，保證了控制字的隨機(jī)統(tǒng)計特性。2、外部存儲器至少包括一個FLASH和一個SDRAM，作為嵌入式CPU軟件程序的存儲空間和運行空間。3、軟件部分，使用軟件偽隨機(jī)技術(shù)產(chǎn)生一串序列。用于作為硬件偽隨機(jī)序列發(fā)生器的預(yù)置數(shù)。圖1為本發(fā)明硬件結(jié)構(gòu)圖。它由FPGA模塊10和存儲器11構(gòu)成。1. FPGA模塊10，包括內(nèi)嵌微處理器101，指令分析器102，偽隨機(jī)序列發(fā)生器103模塊。1)內(nèi)嵌微處理器101。內(nèi)嵌微處理器101實現(xiàn)軟件產(chǎn)生偽隨機(jī)數(shù)，并將該數(shù)作為加擾器啟動的配置參數(shù)傳入控制字發(fā)生器。2)指令分析器102，由分支的判斷電路構(gòu)成。濾取預(yù)置指令，啟動偽隨機(jī)序列發(fā)生器103。預(yù)置指令用于內(nèi)嵌微處理器101和偽隨機(jī)序列發(fā)生器103的數(shù)據(jù)通信。3)偽隨機(jī)序列發(fā)生器103，電路結(jié)構(gòu)如圖2所示。本實施電路是由階移位寄存器(SRl) 201,31-階移位寄存器(SR2) 202、復(fù)合器203和移位輸出單元204組成。移位寄存器的生成多項式是本原多項式，產(chǎn)生周期較長的偽隨機(jī)序列。(1) -階移位寄存器(SRl) 201和31-階移位寄存器(SR2) 202，這兩個移位寄存器的生成多項式都是本原多項式，產(chǎn)生周期較長的偽隨機(jī)序列。(2)復(fù)合器203，復(fù)合器有5位地址線，32位數(shù)據(jù)線。在時鐘節(jié)拍下，根據(jù)地址線選通1位數(shù)據(jù)，作為輸出位。地址線和數(shù)據(jù)線使用的位是由SRl和SR2寄存器控制的。本實施電路從SRl選取2位、SR2選擇3位作為復(fù)合器的地址線。從SRl選取15位、SR2選取 17位作為數(shù)據(jù)線。具體選擇哪些位，通過預(yù)置數(shù)設(shè)置。
(3)移位輸出單元204，由移位寄存器和一些控制信號組成。一次輸出一位數(shù)據(jù)。 在輸出控制信號到來后連續(xù)輸出64位作為控制字(CW)輸出。輸出控制信號是由加擾器在收到第一 TS包時產(chǎn)生的。由于該時間是不確定的，因此接入信號也是隨機(jī)的。2、外圍存儲器11，由SDRAM、FLASH構(gòu)成，作為本發(fā)明內(nèi)嵌微處理器的存儲空間和運行空間。軟件部分由于本發(fā)明對隨機(jī)數(shù)的隨機(jī)性要求很高，普通的C程序中庫函數(shù)產(chǎn)生的隨機(jī)數(shù)隨機(jī)性不高，不滿足不可重復(fù)性的要求，因此在C實現(xiàn)過程中加入不確定的因素， 使之在重復(fù)調(diào)用時不會產(chǎn)生相同的隨機(jī)數(shù)。本實施方案中，主要是通過提取計算機(jī)時鐘和鍵盤響應(yīng)時間同時作為不確定因素，確保在一定范圍內(nèi)不會產(chǎn)生相同的隨機(jī)數(shù)。在不同的人員或同一個人中不同時間操作鍵盤時，鍵盤響應(yīng)時間各不相同，它與隨機(jī)的系統(tǒng)時間一起實現(xiàn)了隨機(jī)輸出的目的。本發(fā)明采用軟硬件結(jié)合的偽隨機(jī)技術(shù)，保證任何一次開機(jī)加擾器不會獲得相同的隨機(jī)序列，設(shè)計方法簡單易行且靈活可變?？蓾M足數(shù)字電視加擾器的要求。以上所述僅為本發(fā)明的較佳實施例，凡依本發(fā)明申請專利范圍所做的均等變化與修飾，皆應(yīng)屬本發(fā)明的涵蓋范圍。
權(quán)利要求
1.一種加擾器隨機(jī)控制字生成裝置，包括外部存儲器(11)、FPGA硬件電路(10)，其特征在于由SDRAM、FLASH構(gòu)成的作為內(nèi)嵌微處理器101的存儲空間及運行空間的外部存儲器(11)與FPGA硬件電路(10)內(nèi)的嵌入式微處理器101的數(shù)據(jù)端和控制端相連接，F(xiàn)PGA硬件電路(10)內(nèi)的嵌入式微處理器101產(chǎn)生的一組隨機(jī)數(shù)經(jīng)過用于濾取預(yù)置指令并啟動偽隨機(jī)序列發(fā)生器的指令分析器102后輸出給偽隨機(jī)序列發(fā)生器103模塊，偽隨機(jī)序列發(fā)生器將隨機(jī)產(chǎn)生加擾器控制字。
2.根據(jù)權(quán)利要求1所述一種加擾器隨機(jī)控制字生成裝置，其特征在于偽隨機(jī)序列發(fā)生器103，由29-階移位寄存器(SRl) 201、31-階移位寄存器(SR2) 202、復(fù)合器203和移位輸出單元204組成。
3.一種加擾器隨機(jī)控制字生成裝置隨機(jī)控制字的生成方法，其特征在于，步驟如下(1)、在系統(tǒng)開機(jī)時，由微處理器產(chǎn)生偽隨機(jī)數(shù)發(fā)生器的預(yù)置數(shù)；(2)、啟動偽隨機(jī)序列發(fā)生器利用預(yù)置數(shù)控制移位寄存器選擇復(fù)合器的地址線和數(shù)據(jù)線，在時鐘節(jié)拍下，一拍產(chǎn)生1位的隨機(jī)比特；(3)、在隨機(jī)到來的輸出信號控制下，將產(chǎn)生的偽隨機(jī)數(shù)輸出。
全文摘要
本發(fā)明涉及一種加擾器隨機(jī)控制字生成裝置，包括外部存儲器(11)、FPGA硬件電路(10)，其特征在于由SDRAM、FLASH構(gòu)成的作為內(nèi)嵌微處理器101的存儲空間及運行空間的外部存儲器(11)與FPGA硬件電路(10)內(nèi)的嵌入微處理器101的數(shù)據(jù)端和控制端相連接，F(xiàn)PGA硬件電路(10)內(nèi)的用于實現(xiàn)軟件產(chǎn)生隨機(jī)數(shù)的內(nèi)嵌微處理器101輸出信號，經(jīng)過用于濾取預(yù)置指令并啟動偽隨機(jī)序列發(fā)生器的指令分析器102后輸出給偽隨機(jī)序列發(fā)生器103模塊，偽隨機(jī)序列發(fā)生器將隨機(jī)產(chǎn)生加擾器控制字。該裝置及隨機(jī)控制字生成方法，把隨機(jī)變量與多重偽隨機(jī)技術(shù)相結(jié)合，可以實現(xiàn)在任何一次開機(jī)，不會出現(xiàn)重復(fù)的隨機(jī)序列，可應(yīng)用于各種數(shù)字碼流的加擾系統(tǒng)中。
文檔編號H04L9/06GK102158747SQ201010583110
公開日2011年8月17日 申請日期2010年12月11日 優(yōu)先權(quán)日2010年12月11日
發(fā)明者曾華平, 楊秀芝, 蘇凱雄, 魏軍 申請人:福州大學(xué)