專利名稱：利用低倍率取樣時(shí)鐘實(shí)現(xiàn)數(shù)字時(shí)鐘恢復(fù)的電路的制作方法
技術(shù)領(lǐng)域：
本專利涉及通信領(lǐng)域的時(shí)鐘恢復(fù)，對(duì)從接收數(shù)據(jù)中提取數(shù)據(jù)同步時(shí)鐘給出了一種 實(shí)現(xiàn)電路，即利用低倍率取樣時(shí)鐘實(shí)現(xiàn)數(shù)字時(shí)鐘恢復(fù)的電路。
背景技術(shù)：
串行數(shù)據(jù)是由一連串的‘0’和‘1’組成，但是有多少個(gè)‘0’和多少個(gè)‘1’會(huì)連續(xù) 出現(xiàn)？在數(shù)據(jù)接收端如何進(jìn)行判斷？是串行數(shù)據(jù)接收時(shí)遇到的重要問題。解決這個(gè)問題的 常用辦法是從接收數(shù)據(jù)中恢復(fù)數(shù)據(jù)同步時(shí)鐘，然后用恢復(fù)的時(shí)鐘讀取數(shù)據(jù)。在異步收發(fā)器 UART (Universal Asynchronous Receiver Transmitters)內(nèi)通常會(huì)有一個(gè)速率為數(shù)據(jù)速 率16倍的高頻取樣時(shí)鐘，用來提取數(shù)據(jù)的同步時(shí)鐘，該方式得到廣泛的應(yīng)用。但數(shù)據(jù)速率 越來越高，16倍高頻取樣時(shí)鐘的獲得也越來越難。高頻取樣時(shí)鐘選用數(shù)據(jù)速率16倍的原因，在于標(biāo)準(zhǔn)串口數(shù)據(jù)多以1位起始位、8位 數(shù)據(jù)位和1位停止位的形式出現(xiàn)，而且在異步收發(fā)器出現(xiàn)的時(shí)代，不可能獲得精確穩(wěn)定的 時(shí)鐘，頻率隨著溫度的變化會(huì)有很大的差別。在現(xiàn)實(shí)工作中，傳輸?shù)母咚俅袛?shù)據(jù)往往以別的形式出現(xiàn)，而且在市場(chǎng)上也可以 容易的買到各項(xiàng)參數(shù)很好的晶振。取樣用的高頻時(shí)鐘不一定是數(shù)據(jù)速率的16倍，可根據(jù)數(shù) 據(jù)實(shí)際情況，選用合適的低倍率取樣時(shí)鐘實(shí)現(xiàn)時(shí)鐘提取。發(fā)明內(nèi)容本實(shí)用新型需要解決的技術(shù)問題是，克服背景技術(shù)的不足，對(duì)于IBlC的數(shù)據(jù)形式 提供一種利用低倍率取樣時(shí)鐘實(shí)現(xiàn)數(shù)字時(shí)鐘恢復(fù)的電路。本實(shí)用新型為實(shí)現(xiàn)上述目的，所采取的技術(shù)方案是一種利用低倍率取樣時(shí)鐘實(shí) 現(xiàn)數(shù)字時(shí)鐘恢復(fù)的電路，其特征在于包括FPGA芯片，所述FPGA芯片內(nèi)部電路的連接關(guān)系 為DLL級(jí)聯(lián)倍頻電路的輸出，一路與分頻器連接，另一路進(jìn)入邊沿檢測(cè)電路供其使用，檢 測(cè)結(jié)果對(duì)分頻器復(fù)位。本實(shí)用新型的特點(diǎn)是利用XILINX FPGA內(nèi)DLL的倍頻功能，生成一個(gè)速率為接收 數(shù)據(jù)速率4倍的取樣時(shí)鐘，利用它從接收的異步數(shù)據(jù)中恢復(fù)數(shù)據(jù)時(shí)鐘的方法，本設(shè)計(jì)方法 與一般的數(shù)字時(shí)鐘恢復(fù)方法相比較，要求較低速率的取樣時(shí)鐘，降低了設(shè)計(jì)難度。
圖1為本實(shí)用新型電路圖。圖2為DLL四倍頻電路圖。圖3為常用邊沿檢測(cè)電路圖。圖4為邊沿檢測(cè)電路圖。圖5為時(shí)鐘恢復(fù)功能仿真圖。
具體實(shí)施方式
本實(shí)用新型接收的數(shù)據(jù)為32Mb/S異步數(shù)據(jù)，其編碼格式為1B1C，連‘0，或連‘1， 出現(xiàn)的位數(shù)最多為兩位。高頻取樣時(shí)鐘為^SMHz即可。
以下結(jié)合附圖對(duì)本實(shí)用新型作進(jìn)一步描述。附圖1所示，利用低倍率取樣時(shí)鐘實(shí)現(xiàn)數(shù)字時(shí)鐘恢復(fù)的電路，以FPGA芯片為載體， 在FPGA芯片(現(xiàn)場(chǎng)可編程門陣列芯片)內(nèi)實(shí)現(xiàn)，芯片內(nèi)部電路的連接關(guān)系為DLL級(jí)聯(lián)倍頻 電路的輸出，一路與分頻器連接，另一路進(jìn)入邊沿檢測(cè)電路供其使用，檢測(cè)結(jié)果對(duì)分頻器復(fù) 位。工作原理標(biāo)稱速率與數(shù)據(jù)速率相同的本地時(shí)鐘進(jìn)入FPGA，利用兩個(gè)DLL的級(jí)聯(lián) 實(shí)現(xiàn)時(shí)鐘的四倍頻功能。倍頻后的時(shí)鐘一路進(jìn)入分頻器進(jìn)行四分頻，另一路與接收數(shù)據(jù)進(jìn) 入邊沿檢測(cè)電路進(jìn)行數(shù)據(jù)邊沿檢測(cè)，檢測(cè)出的數(shù)據(jù)邊沿作為分頻器的復(fù)位信號(hào)送入分頻器 對(duì)其復(fù)位，分頻器的高位即為數(shù)據(jù)同步時(shí)鐘輸出。圖2是FPGA內(nèi)兩個(gè)DLL級(jí)聯(lián)四倍頻電路，在XILINX的FPGA XC2S50內(nèi)集成有 DLL, DLL能對(duì)輸入時(shí)鐘進(jìn)行1. 5、2、2. 5、3、4、5、8、16次分頻，兩倍倍頻和移相等處理，為實(shí) 現(xiàn)四倍頻功能，用兩個(gè)DLL級(jí)聯(lián)。圖3是常用邊沿檢測(cè)電路，但用FPGA實(shí)現(xiàn)設(shè)計(jì)時(shí)，程序進(jìn)行綜合優(yōu)化過程中會(huì)將 “非門”優(yōu)化掉，設(shè)計(jì)中采用圖4的電路檢測(cè)數(shù)據(jù)邊沿。圖5是設(shè)計(jì)過程中用Modelsim進(jìn)行仿真得到的時(shí)鐘恢復(fù)功能仿真圖，圖中 clkl28m為U8MHz — 5%的取樣時(shí)鐘，asyd_i為收到的32Mb/S異步數(shù)據(jù)，edg_dct為數(shù) 據(jù)邊沿檢測(cè)結(jié)果，clk3aii為提取的同步時(shí)鐘，cnt為時(shí)鐘提取用分頻器，asyd_0為用同步 時(shí)鐘clk3aii接收的數(shù)據(jù)。從圖中可看出當(dāng)取樣時(shí)鐘128MHz有“一 5的頻偏時(shí)，恢復(fù)時(shí) 鐘的抖動(dòng)很大，但仍可正確接收異步數(shù)據(jù)。送入芯片的32MHz時(shí)鐘由晶振產(chǎn)生，頻偏最大 士 lOOppm，四倍頻后完全可以用作時(shí)鐘提取時(shí)的高頻時(shí)鐘。
權(quán)利要求1. 一種利用低倍率取樣時(shí)鐘實(shí)現(xiàn)數(shù)字時(shí)鐘恢復(fù)的電路，其特征在于包括FPGA芯片， 所述FPGA芯片內(nèi)部電路的連接關(guān)系為DLL級(jí)聯(lián)倍頻電路的輸出，一路與分頻器連接，另一 路進(jìn)入邊沿檢測(cè)電路供其使用，檢測(cè)結(jié)果對(duì)分頻器復(fù)位。
專利摘要本實(shí)用新型涉及一種利用低倍率取樣時(shí)鐘實(shí)現(xiàn)數(shù)字時(shí)鐘恢復(fù)的電路，它包括FPGA芯片，F(xiàn)PGA芯片內(nèi)部電路的連接關(guān)系為DLL級(jí)聯(lián)倍頻電路的輸出，一路與分頻器連接，另一路進(jìn)入邊沿檢測(cè)電路供其使用，檢測(cè)結(jié)果對(duì)分頻器復(fù)位。本實(shí)用新型的特點(diǎn)是利用XILINXFPGA內(nèi)DLL的倍頻功能，生成一個(gè)速率為接收數(shù)據(jù)速率4倍的取樣時(shí)鐘，利用它從接收的異步數(shù)據(jù)中恢復(fù)數(shù)據(jù)時(shí)鐘的方法，本設(shè)計(jì)方法與一般的數(shù)字時(shí)鐘恢復(fù)方法相比較，要求較低速率的取樣時(shí)鐘，降低了設(shè)計(jì)難度。
文檔編號(hào)H04L7/00GK201839296SQ201020568008
公開日2011年5月18日 申請(qǐng)日期2010年10月20日 優(yōu)先權(quán)日2010年10月20日
發(fā)明者孫光, 宋光偉, 常濤, 李柬, 李續(xù), 李艷軍, 王克, 蘇紅, 苗堯飛, 謝建庭 申請(qǐng)人:天津光電通信技術(shù)有限公司