專利名稱：用于調(diào)整時(shí)鐘信號(hào)以補(bǔ)償噪聲的技術(shù)的制作方法
技術(shù)領(lǐng)域：
本公開涉及電子電路，并且更特別地，涉及用于調(diào)整時(shí)鐘信號(hào)以補(bǔ)償噪聲的技術(shù)。
背景技術(shù)：
集成電路器件鐘控，諸如同步存儲(chǔ)器系統(tǒng)中的時(shí)鐘架構(gòu)，提供了內(nèi)部地分配給集成電路器件并貫穿集成電路器件的時(shí)鐘信號(hào)。由于時(shí)鐘信號(hào)通過時(shí)鐘緩沖器傳送，時(shí)鐘信號(hào)會(huì)受到由時(shí)鐘緩沖器所接收的電源電壓上的電源噪聲的影響。電源噪聲(PSN)會(huì)在時(shí)鐘信號(hào)被緩沖時(shí)在時(shí)鐘信號(hào)中引起電源感生抖動(dòng)(PSIJ)。對(duì)來自存儲(chǔ)器器件的讀出數(shù)據(jù)的傳輸進(jìn)行定時(shí)的時(shí)鐘信號(hào)中的PSIJ在控制器器件以其時(shí)鐘信號(hào)捕獲讀出數(shù)據(jù)時(shí)可能產(chǎn)生不良影響。


圖1圖示了具有第一集成電路的示例系統(tǒng)，該第一集成電路基于第二集成電路中生成的電源噪聲(PSN)在時(shí)鐘信號(hào)中生成基本上匹配的電源感生抖動(dòng)(PSIJ)。圖2圖示了具有控制器器件的示例系統(tǒng)，該控制器器件基于存儲(chǔ)器器件中生成的 PSN在接收器時(shí)鐘信號(hào)中生成PSIJ。圖3圖示了具有控制器器件的示例系統(tǒng)，該控制器器件基于存儲(chǔ)器器件中的電源噪聲(PSN)減去接地電壓噪聲(GVN)在接收器時(shí)鐘信號(hào)中生成PSIJ。圖4圖示了具有控制器器件的另一示例系統(tǒng)，該控制器器件基于存儲(chǔ)器器件中生成的PSN減去GVN來在接收器時(shí)鐘信號(hào)中生成PSIJ。圖5圖示了具有控制器器件的又一示例系統(tǒng)，該控制器器件基于存儲(chǔ)器器件中生成的PSN減去GVN來在接收器時(shí)鐘信號(hào)中生成PSIJ。圖6圖示了具有控制器器件的另一示例系統(tǒng)，該控制器器件基于存儲(chǔ)器器件中的 PSN在接收器時(shí)鐘信號(hào)中生成PSIJ。圖7圖示了具有控制器器件的示例系統(tǒng)，該控制器器件基于存儲(chǔ)器器件中的PSN 在發(fā)送時(shí)鐘信號(hào)中生成PSIJ。圖8圖示了通過匹配信號(hào)傳輸時(shí)間來生成著色數(shù)據(jù)的示例系統(tǒng)。圖9圖示了通過在接收器時(shí)鐘信號(hào)的路徑中添加可調(diào)延遲電路來提供著色讀出數(shù)據(jù)的另一示例系統(tǒng)。圖10是圖示了針對(duì)圖9中示出的某些信號(hào)的示例波形的定時(shí)圖。圖IlA圖示了具有第一集成電路的示例系統(tǒng)，該第一集成電路生成具有電源感生抖動(dòng)(PSIJ)的時(shí)鐘信號(hào)，該P(yáng)SIJ基于從第二集成電路提供的電源電壓。圖IlB圖示了具有第一集成電路的示例系統(tǒng)，該第一集成電路生成具有電源感生抖動(dòng)的時(shí)鐘信號(hào)，該電源感生抖動(dòng)基于使用從第二集成電路提供的第二電源電壓來生成的第一電源電壓。圖12A圖示了具有第一集成電路的另一示例系統(tǒng)，該第一集成電路生成具有電源感生抖動(dòng)的時(shí)鐘信號(hào)，該電源感生抖動(dòng)基于從第二集成電路提供的電源電壓。圖12B圖示了具有第一集成電路的另一示例系統(tǒng)，該第一集成電路生成具有電源感生抖動(dòng)的時(shí)鐘信號(hào)，該電源感生抖動(dòng)基于使用從第二集成電路提供的第二電源電壓來生成的第一電源電壓。圖13A圖示了具有兩個(gè)集成電路的示例系統(tǒng)，每個(gè)集成電路生成具有電源感生抖動(dòng)的時(shí)鐘信號(hào)，該電源感生抖動(dòng)基于從這兩個(gè)集成電路外部的源提供的共同電源電壓。圖13B圖示了具有集成電路的示例系統(tǒng)，該集成電路生成具有電源感生抖動(dòng)的時(shí)鐘信號(hào)，該電源感生抖動(dòng)基于使用從外部源提供的電源電壓來生成的電源電壓。圖13C圖示了具有集成電路的另一示例系統(tǒng)，該集成電路生成具有電源感生抖動(dòng)的時(shí)鐘信號(hào)，該電源感生抖動(dòng)基于使用從外部源提供的電源電壓來生成的電源電壓。圖14圖示了具有兩個(gè)集成電路的示例系統(tǒng)，每個(gè)集成電路生成具有PSIJ的時(shí)鐘信號(hào)，該P(yáng)SIJ基于從這兩個(gè)集成電路中的另一個(gè)提供的電源電壓。
具體實(shí)施例方式根據(jù)下面更詳細(xì)描述的實(shí)施例，將電源噪聲信息從第二集成電路傳送到第一集成電路。電源噪聲信息用于在第一集成電路上的第一時(shí)鐘信號(hào)中生成補(bǔ)償電源感生抖動(dòng) (PSIJ)，該補(bǔ)償電源感生抖動(dòng)跟蹤第二集成電路上的第二時(shí)鐘信號(hào)中的PSIJ以減少兩個(gè)時(shí)鐘信號(hào)之間的相對(duì)抖動(dòng)。第一時(shí)鐘信號(hào)對(duì)第一接口電路進(jìn)行鐘控，并且第二時(shí)鐘信號(hào)對(duì)第二接口電路進(jìn)行鐘控。根據(jù)一個(gè)實(shí)施例，向時(shí)鐘信號(hào)添加延遲以使得第一集成電路響應(yīng)于用于傳送來自第二集成電路的比特的時(shí)鐘信號(hào)中的相同的時(shí)鐘邊緣(或一系列時(shí)鐘邊緣中最接近的時(shí)鐘邊緣)而捕獲數(shù)據(jù)信號(hào)中的每個(gè)比特。這一實(shí)施例通過使得高頻抖動(dòng)在第一集成電路和第二集成電路之間為共同的而提供了邊緣著色的時(shí)鐘信號(hào)以減小或消除在第一集成電路和第二集成電路之間的數(shù)據(jù)傳輸中的高頻抖動(dòng)的影響。在此處提出的示例實(shí)施例中，系統(tǒng)包括至少兩個(gè)集成電路(IC)器件。例如，第一 IC器件可以是控制至少第二 IC器件(例如同步集成電路存儲(chǔ)器器件)的操作的存儲(chǔ)器控制器。第一器件具有可調(diào)延遲電路?？烧{(diào)延遲電路延遲第一時(shí)鐘信號(hào)以向第一器件中的第一接口電路提供延遲的時(shí)鐘信號(hào)。第二器件中的第二接口電路響應(yīng)于第三時(shí)鐘信號(hào)而與第一接口電路傳遞數(shù)據(jù)。第二器件中的感應(yīng)電路向第一器件提供基于第二器件中的電源噪聲 (PSN)而變化的噪聲信號(hào)。第一器件中的可調(diào)延遲電路基于噪聲信號(hào)調(diào)整延遲的時(shí)鐘信號(hào)的延遲以在延遲的時(shí)鐘信號(hào)中生成匹配電源感生抖動(dòng)(PSIJ)，其與第二器件中的時(shí)鐘緩沖器在第三時(shí)鐘信號(hào)中生成的PSIJ相關(guān)。基于第二器件中的電源噪聲來調(diào)整延遲的時(shí)鐘信號(hào)的延遲使得在數(shù)據(jù)與用于鐘控?cái)?shù)據(jù)的延遲的時(shí)鐘信號(hào)之間的定時(shí)關(guān)系經(jīng)歷更小的相對(duì)時(shí)鐘抖動(dòng)。其還使得可以用更高的數(shù)據(jù)速率在接口電路之間傳遞數(shù)據(jù)，這是因?yàn)闇p小相對(duì)抖動(dòng)可以在不能以足夠低的誤碼率接收數(shù)據(jù)之前提供更高頻率的鐘控以供使用。根據(jù)此處提出的其他實(shí)施例，電源噪聲信息用于在第一集成電路上的第一時(shí)鐘信號(hào)中生成補(bǔ)償電源感生抖動(dòng)(PSIJ)，該補(bǔ)償電源感生抖動(dòng)跟蹤第二集成電路上的第二時(shí)鐘信號(hào)中的PSIJ以減少在兩個(gè)時(shí)鐘信號(hào)之間的相對(duì)抖動(dòng)。將具有電源噪聲的電源電壓例如從第一集成電路提供到第二集成電路。作為替代，將具有電源噪聲的電源電壓從外部源提供到第一集成電路和第二集成電路。電源電壓用于對(duì)生成第一集成電路中的第一時(shí)鐘信號(hào)的電路供電。電源電壓還用于對(duì)生成第二集成電路中的第二時(shí)鐘信號(hào)的電路供電。第一時(shí)鐘信號(hào)對(duì)第一接口電路進(jìn)行鐘控，并且第二時(shí)鐘信號(hào)對(duì)第二接口電路進(jìn)行鐘控。圖1圖示了基于第二集成電路中生成的電源噪聲在第一集成電路中的時(shí)鐘信號(hào)中生成補(bǔ)償PSIJ的示例系統(tǒng)。圖1的系統(tǒng)包括第一集成電路A和第二集成電路B。集成電路A包括接口電路102和可調(diào)延遲電路106。集成電路B包括接口電路104、時(shí)鐘緩沖器 105以及電源噪聲感應(yīng)電路108。接口電路102與接口電路104傳遞數(shù)據(jù)。例如，在一個(gè)實(shí)施例中，接口電路102包括接收器電路，并且接口電路104包括發(fā)射器電路。對(duì)于共同的一組信號(hào)線路之上的雙向接口，接口電路102還可以包括發(fā)射器電路，并且接口電路104可以包括接收器電路。在這一實(shí)施例中，時(shí)鐘緩沖器105將時(shí)鐘信號(hào)CLKB驅(qū)動(dòng)到接口電路104作為緩沖的時(shí)鐘信號(hào)CLKBX。時(shí)鐘緩沖器105由集成電路B中的電源電壓VDD供電。電源電壓VDD 可能具有電源噪聲，該電源噪聲使得緩沖器105在CLKBX中感生出電源感生抖動(dòng)(PSIJ)。電源噪聲感應(yīng)電路108還接收集成電路B中的電源電壓VDD。電源噪聲感應(yīng)電路 108生成基于電源電壓VDD中的電源噪聲(PSN)而變化的噪聲信號(hào)VPSN。將噪聲信號(hào)VPSN 傳送到可調(diào)延遲電路106的控制輸入?？烧{(diào)延遲電路106延遲集成電路A上的時(shí)鐘信號(hào)CLK以生成對(duì)接口電路102進(jìn)行鐘控的延遲的時(shí)鐘信號(hào)CLKD?？烧{(diào)延遲電路106基于噪聲信號(hào)VPSN的變化而改變提供給延遲的時(shí)鐘信號(hào)CLKD的延遲。可調(diào)延遲電路106基于噪聲信號(hào)VPSN調(diào)整CLKD的延遲以在CLKD中生成電源感生抖動(dòng)(PSIJ)，其基本上與時(shí)鐘緩沖器105在CLKBX中生成的PSIJ 匹配。作為結(jié)果，集成電路B中的PSN基本上共同地影響時(shí)鐘信號(hào)CLKD和CLKBX，這減輕了任何PSIJ對(duì)CLKBX以及接口電路102從其上具有PSIJ的集成電路B接收數(shù)據(jù)的能力的影響。圖2圖示了基于由存儲(chǔ)器器件提供的電源噪聲(PSN)信息在控制器器件中所生成的時(shí)鐘信號(hào)中生成補(bǔ)償PSIJ的示例系統(tǒng)。在一個(gè)實(shí)施例中，經(jīng)由對(duì)差分時(shí)鐘信號(hào)的共模電壓的調(diào)制將PSN信息從存儲(chǔ)器器件傳送到控制器器件。控制器器件基于存儲(chǔ)器器件中生成的PSN調(diào)整接收器時(shí)鐘信號(hào)的延遲。不使用額外的管腳，控制器器件在接收器時(shí)鐘信號(hào)中感生出抖動(dòng)，其在頻率范圍內(nèi)基本上與由存儲(chǔ)器器件上的發(fā)送時(shí)鐘信號(hào)所經(jīng)歷的PSIJ匹配。作為結(jié)果，圖2的系統(tǒng)使得在數(shù)據(jù)與接收器時(shí)鐘信號(hào)之間的定時(shí)更接近于理想值，盡管存儲(chǔ)器器件上存在電源噪聲和PSIJ。在一個(gè)實(shí)施例中，圖2的系統(tǒng)包括控制器集成電路(IC)器件和存儲(chǔ)器集成電路 (IC)器件。存儲(chǔ)器IC器件包括發(fā)射器定時(shí)電路202、驅(qū)動(dòng)器電路204、管腳206A-206B和 236A-236B、電阻器238和M0、電容器M2、接收器電路M4以及時(shí)鐘緩沖器M6。控制器 IC器件包括定時(shí)電路212、接收器電路210、管腳208A-208B和234A_2;34B、時(shí)鐘緩沖器214、 可調(diào)延遲電路216、可變?cè)鲆娣糯笃?18、低通濾波器(LPF) 220、電阻器222和224、時(shí)鐘信號(hào)源226以及驅(qū)動(dòng)器電路232。時(shí)鐘信號(hào)源226生成數(shù)字周期性時(shí)鐘信號(hào)CLKS，該數(shù)字周期性時(shí)鐘信號(hào)CLKS被傳送到驅(qū)動(dòng)器電路232和可調(diào)延遲電路216的輸入。在一個(gè)實(shí)施例中，驅(qū)動(dòng)器電路232通過管腳234A-234B將時(shí)鐘信號(hào)傳送到控制器IC外部作為差分時(shí)鐘信號(hào)CLK。然后，差分時(shí)鐘信號(hào)CLK在外部信號(hào)線路S1-S2之上被傳送并且通過管腳236A-236B被存儲(chǔ)器IC接收。 存儲(chǔ)器IC包括接收器電路244以使用差分管腳236A-236B接收差分時(shí)鐘信號(hào)CLK。接收器電路244從所接收的差分時(shí)鐘信號(hào)CLK生成提供給時(shí)鐘緩沖器246的內(nèi)部時(shí)鐘信號(hào)CLK1。 時(shí)鐘緩沖器246將CLKl驅(qū)動(dòng)到發(fā)射器定時(shí)電路202的時(shí)鐘輸入作為發(fā)送時(shí)鐘信號(hào)CLKT。 時(shí)鐘緩沖器246在CLKT中生成由電源電壓VDD中的PSN引起的PSIJ?？梢允褂貌罘志€路或使用單端方法在存儲(chǔ)器IC上分配內(nèi)部時(shí)鐘信號(hào)CLK1。在一個(gè)實(shí)施例中，發(fā)射器定時(shí)電路202響應(yīng)于時(shí)鐘信號(hào)CLKT而將讀出數(shù)據(jù)信號(hào) RDTX傳送到驅(qū)動(dòng)器電路204的輸入。驅(qū)動(dòng)器電路204通過管腳206A-206B將讀出數(shù)據(jù)信號(hào) RDTX驅(qū)動(dòng)到存儲(chǔ)器IC外部作為差分讀出數(shù)據(jù)信號(hào)DATA。然后讀出數(shù)據(jù)信號(hào)DATA通過外部信號(hào)線路S3-S4被傳送并且通過管腳208A-208B被控制器IC接收。在另一實(shí)施例中，驅(qū)動(dòng)器204在單信號(hào)線路之上以單端方式提供讀出數(shù)據(jù)信號(hào)。為簡(jiǎn)單起見，在本實(shí)施例中將信號(hào)線路S3和S4描繪為單向的，并且可以通過在控制器IC和存儲(chǔ)器IC兩者上包含發(fā)射電路和接收電路兩者來將信號(hào)線路S3和S4架構(gòu)為雙向的。接收器電路210在管腳208A-208B處接收讀出數(shù)據(jù)信號(hào)DATA。接收器電路210將讀出數(shù)據(jù)信號(hào)驅(qū)動(dòng)到定時(shí)電路212的輸入。定時(shí)電路212響應(yīng)于接收器時(shí)鐘信號(hào)CLKR輸出讀出數(shù)據(jù)信號(hào)以生成讀出數(shù)據(jù)信號(hào)RDRX。定時(shí)電路212可以是例如觸發(fā)器、鎖存器或者采樣器電路。電阻器240耦合到管腳236A，并且電阻器238耦合到管腳236B。電阻器238和 240通過電容器M2AC耦合到存儲(chǔ)器IC中的電源電壓VDD。電阻器238和240具有相同電阻值。電源電壓VDD是為接收器電路244和時(shí)鐘緩沖器電路246供電的相同電源電壓。在替代性實(shí)施例中，可以使用其他方法(諸如使用電阻分壓器網(wǎng)絡(luò)或其他技術(shù))來將電源電壓VDD從存儲(chǔ)器器件耦合到差分時(shí)鐘信道的共模。電容器M2以及電阻器238和240是感應(yīng)電路，其感應(yīng)存儲(chǔ)器IC上的電源電壓 VDD中的電源噪聲。在一個(gè)實(shí)施例中，感應(yīng)電路使得經(jīng)由差分時(shí)鐘信號(hào)CLK的共模電壓以反向信道技術(shù)將電源電壓VDD的電源噪聲信息從管腳236A-236B傳送到管腳234A-234B。差分時(shí)鐘信號(hào)CLK的共模電壓基于電源電壓VDD中的電源噪聲而變化。在一個(gè)實(shí)施例中，電阻器222和2 是平均電路，該平均電路對(duì)管腳234A和234B 處的電壓信號(hào)求平均以提取低通濾波器220的輸入處(即，節(jié)點(diǎn)221處)的差分時(shí)鐘信號(hào) CLK的共模電壓Vqi,ακ。電阻器222和2Μ具有相同電阻值。低通濾波器220僅使VCM,ακ的低頻分量通過作為到可變?cè)鲆娣糯笃?18的第一輸入的輸出電壓信號(hào)。作為非限制性示例，低通濾波器220可以具有大約500MHz的截止頻率。低通濾波器220濾出所接收的電源噪聲信號(hào)(例如，來自串話)的任何高頻分量?？勺?cè)鲆娣糯笃?18放大在低通濾波器220的輸出電壓信號(hào)與參考電壓信號(hào)VREF 之間的差異以生成輸出控制電壓信號(hào)VCL。放大器218能夠補(bǔ)償V。M, CLK中存在的電源噪聲中的任何衰減。放大器218具有基于增益控制信號(hào)VG而設(shè)置的可變?cè)鲆?。將放大?18的輸出控制電壓信號(hào)VCL傳送給可調(diào)延遲電路216?？烧{(diào)延遲電路 216可以是例如電壓控制的延遲線(VOTL)?？烧{(diào)延遲電路216延遲時(shí)鐘信號(hào)CLKS以生成延遲的時(shí)鐘信號(hào)CLKD?？烧{(diào)延遲電路216提供給CLKD的相對(duì)于CLKS的延遲是由控制電壓信號(hào)VCL確定的可變延遲。放大器218基于V。M, CLK的低頻分量調(diào)整VCL并從而改變存儲(chǔ)器器件的VDD。 VCL的改變使得延遲電路216改變提供給CLKD的相對(duì)于CLKS的延遲。時(shí)鐘緩沖器214將 CLKD驅(qū)動(dòng)到電路212的時(shí)鐘輸入作為接收器時(shí)鐘信號(hào)CLKR。通過將可調(diào)延遲電路216放在由緩沖器214和可調(diào)延遲電路216組成的時(shí)鐘緩沖器鏈的開始處，可調(diào)延遲電路216可以是消耗少量電力的相對(duì)較小的延遲線。另外，通過將可調(diào)延遲電路216保持為尺寸較小，由放大器218和可調(diào)延遲電路216組成的調(diào)節(jié)器可以具有相對(duì)較高的帶寬。在一個(gè)實(shí)施例中，可以將放大器218和可調(diào)延遲電路216調(diào)整為具有基本上與時(shí)鐘緩沖器對(duì)6的電壓-時(shí)間傳遞函數(shù)匹配的電壓-時(shí)間傳遞函數(shù)。時(shí)鐘緩沖器M6的電壓-時(shí)間傳遞函數(shù)是指響應(yīng)于VDD中的PSN而在CLKT中生成的PSIJ。電路216和218的電壓-時(shí)間傳遞函數(shù)是指響應(yīng)于VDD中的PSN而在CLKD中生成的PSIJ?？梢酝ㄟ^如下方式來校準(zhǔn)放大器218和可調(diào)延遲電路216的傳遞函數(shù)直接觀察不同設(shè)置的性能或者明確地調(diào)整VDD并觀察在CLKT與CLKR之間的相對(duì)時(shí)間移位，以及相應(yīng)地調(diào)整增益控制電壓VG。 例如，在CLKT與CLKR之間的時(shí)間移位可以通過其對(duì)存儲(chǔ)器器件發(fā)射器和控制器接收器的標(biāo)稱定時(shí)對(duì)準(zhǔn)(nominal timing alignment)的影響來感應(yīng)?？刂破髌骷械奶幚?、電源電壓和溫度(PVT)變化可能引起放大器218和可調(diào)延遲電路216的電壓-時(shí)間傳遞函數(shù)的改變。放大器218的增益可以通過控制信號(hào)VG來改變以補(bǔ)償PVT感生的電路216/218的傳遞函數(shù)的改變。當(dāng)并未通過CLK的共模電壓傳送電源噪聲時(shí)(當(dāng)VDD完全處于其額定值時(shí))，放大器218生成跨可調(diào)延遲電路216的非零電壓。電壓和溫度變化及其在電壓-時(shí)間傳遞函數(shù)中的相應(yīng)改變可以在周期性程序的實(shí)際操作期間進(jìn)一步被校準(zhǔn)掉?？刂破髌骷赩qi, ακ中的噪聲調(diào)整提供給CLKD的延遲以在CLKD和CLKR中引起PSIJ，其與由時(shí)鐘緩沖器Μ6響應(yīng)于存儲(chǔ)器VDD PSN而在CLKT中生成的PSIJ匹配。作為結(jié)果，將存儲(chǔ)器器件電源電壓VDD中的電源噪聲用于影響時(shí)鐘信號(hào)CLKR以最好地匹配存儲(chǔ)器器件電源電壓VDD中的影響CLKT的電源噪聲(在特定電源噪聲頻率范圍內(nèi))。由存儲(chǔ)器器件中的VDD中的噪聲引起的PSIJ通常與由控制器器件中的電源電壓噪聲引起的PSIJ不匹配。圖2的電路通過在控制器器件中補(bǔ)償存儲(chǔ)器器件PSIJ而有助于減小存儲(chǔ)器器件PSIJ的影響。圖2與控制器器件上的由存儲(chǔ)器器件中的VDD引起的、高達(dá)返回路徑帶寬的PSIJ匹配。例如，圖2的系統(tǒng)能夠跟蹤VDD中的在100-300ΜΗΖ范圍內(nèi)的電源噪聲。由于VDD中的電源噪聲(PSN)是在時(shí)鐘信號(hào)CLK的共模電壓之上返回的，因此并不需要額外的管腳來將PSN從VDD傳遞到CLKR。VDD中的PSN通過上述返回路徑到CLKR作為PSIJ的傳輸時(shí)間稱為Tfl, psn。將讀出數(shù)據(jù)信號(hào)從電路202到電路212的一階傳輸時(shí)間稱為TFuD。圖2的系統(tǒng)使得I^psn近似等于T^edi5在圖2的系統(tǒng)中，在CLKR與電路212處的讀出數(shù)據(jù)信號(hào)之間的定時(shí)關(guān)系更接近于理想值。在此處描繪的實(shí)施例中，存儲(chǔ)器IC和控制器IC可以利用存儲(chǔ)器協(xié)議，諸如雙倍數(shù)據(jù)速率(DDR)，以及后代的動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器信令和邏輯層協(xié)議。在其他實(shí)施例中，控制器IC和存儲(chǔ)器IC可以利用其他類型的存儲(chǔ)器陣列架構(gòu)和技術(shù)，例如非易失性閃速存儲(chǔ)器技術(shù)或基于電阻的存儲(chǔ)器陣列技術(shù)。
圖3圖示了基于存儲(chǔ)器器件中電源噪聲減去接地電壓噪聲在控制器器件中的接收器時(shí)鐘信號(hào)中生成PSIJ的示例系統(tǒng)。通過時(shí)鐘信號(hào)共模電壓將VDD中的電源噪聲(PSN) 減去VSS中的接地電壓噪聲(GVN)傳送給控制器器件?？刂破髌骷跁r(shí)鐘信號(hào)共模電壓在接收器時(shí)鐘信號(hào)CLKR中生成PSIJ。不使用額外的管腳，在CLKR中生成的PSIJ在頻率范圍內(nèi)與添加到發(fā)送時(shí)鐘信號(hào)CLKT的PSIJ匹配，該P(yáng)SIJ隨后在管腳206A-206B處的數(shù)據(jù)信號(hào)DATA上出現(xiàn)。圖3的系統(tǒng)使得在接收器時(shí)鐘信號(hào)CLKR與控制器器件所接收的讀出數(shù)據(jù)之間的定時(shí)關(guān)系更接近于理想值，盡管存在PSIJ。圖3的系統(tǒng)包括控制器集成電路(IC)器件和存儲(chǔ)器集成電路(IC)器件。存儲(chǔ)器器件包括發(fā)射器定時(shí)電路202、驅(qū)動(dòng)器電路204、管腳206A-206B和236A-236B、接收器電路對(duì)4、時(shí)鐘緩沖器M6、放大器304、電容器302和306以及電阻器310和312?？刂破髌骷ǘ〞r(shí)電路212、接收器電路210、管腳208A-208B和234A_2;34B、時(shí)鐘緩沖器214、可調(diào)延遲電路216、可變?cè)鲆娣糯笃?18、LPF 220、時(shí)鐘信號(hào)源226、驅(qū)動(dòng)器電路232、放大器308、電容器320以及電阻器314,316和318。在存儲(chǔ)器器件中，放大器304的非反相輸入通過電容器302AC耦合到高電源電壓 VDD,并且放大器304的反相輸入通過電容器306AC耦合到低電源電壓VSS。低電源電壓 VSS在此也稱為接地電壓。放大器304放大VDD中的電源噪聲減去VSS中的噪聲之間的差異以生成輸出電壓信號(hào)。通過電阻器310和312將放大器304的輸出電壓信號(hào)添加到跨管腳236A-236B的共模電壓。將放大器304的輸出電壓信號(hào)返回到控制器器件中的管腳 234A-234B作為時(shí)鐘信號(hào)CLK的共模電壓中的變化的信號(hào)。放大器308通過電阻器314和316在其非反相輸入處接收CLK的共模電壓。由電阻器318和電容器320形成的低通濾波器將CLK的共模電壓的經(jīng)濾波的版本提供到放大器 308的反相輸入。放大器308放大在管腳234A-234B之上發(fā)送的CLK的共模電壓與CLK的共模電壓的經(jīng)濾波的版本之間的差異以生成輸出信號(hào)。放大器308的輸出信號(hào)基于時(shí)鐘信號(hào)CLK的共模電壓而變化。放大器308的輸出信號(hào)由低通濾波器220進(jìn)行濾波。濾波器220使放大器308的輸出信號(hào)的低頻分量通過到可變?cè)鲆娣糯笃?18的輸入。放大器218放大在由濾波器220 所通過的信號(hào)與參考電壓VREF之間的差異以生成控制電壓信號(hào)VCL。VCL控制可調(diào)延遲電路216提供給CLKD的延遲，正如圖2系統(tǒng)的情況一樣。時(shí)鐘緩沖器246在CLKT中生成PSIJ，其基于VDD的PSN減去VSS的GVN。圖3中的控制器器件在CLKD/CLKR中生成PSIJ，其重復(fù)時(shí)鐘緩沖器246在CLKT中生成的PSIJ。作為結(jié)果，在特定電源噪聲頻率范圍內(nèi)，影響時(shí)鐘信號(hào)CLKR的VDD的PSN減去VSS的GVN跟蹤影響CLKT的VDD的PSN減去VSS的GVN，并從而跟蹤對(duì)管腳206A-206B處的DATA信號(hào)的定時(shí)。圖3的系統(tǒng)使得在CLKR中生成作為PSIJ的VDD和VSS中的噪聲的傳輸時(shí)間近似等于讀出數(shù)據(jù)信號(hào)的一階傳輸時(shí)間。作為結(jié)果，CLKR相對(duì)于讀出數(shù)據(jù)信號(hào)的定時(shí)更接近于理想情況。圖4圖示了基于存儲(chǔ)器器件中生成的電源電壓噪聲(PSN)減去接地電壓噪聲 (GVN)來在控制器器件中的接收器時(shí)鐘信號(hào)中生成PSIJ的示例系統(tǒng)。在跨額外的一組管腳的差模電壓之上將VDD中的PSN減去VS S中的GVN傳送給控制器器件。控制器器件基于差模電壓在接收器時(shí)鐘信號(hào)CLKR中生成PSIJ。CLKR中生成的PSIJ在特定頻率范圍內(nèi)與在發(fā)送時(shí)鐘信號(hào)CLKT中生成的PSIJ匹配。圖4的系統(tǒng)使得在CLKR與由控制器器件所接收的讀出數(shù)據(jù)信號(hào)之間的定時(shí)關(guān)系更接近于理想定時(shí)關(guān)系。圖4的系統(tǒng)包括控制器IC器件和存儲(chǔ)器IC器件。存儲(chǔ)器器件包括發(fā)射器定時(shí)電路202、驅(qū)動(dòng)器電路204、管腳206A-206B、管腳406A-406B、接收器電路414、電阻器412和 416、電容器410和418、管腳421、電路422以及時(shí)鐘緩沖器電路423?？刂破髌骷ǘ〞r(shí)電路212、接收器電路210、管腳208A-208B和404A-404B、時(shí)鐘緩沖器214、可調(diào)延遲電路 216、可變?cè)鲆娣糯笃?18、LPF 220、驅(qū)動(dòng)器電路402以及放大器408。電路422是鎖相環(huán) (PLL)或延遲鎖定環(huán)(DLL)。PLL/DLL 422通過管腳421從外部源接收參考時(shí)鐘信號(hào)CLKREF。PLL/DLL 422響應(yīng)于CLKREF而生成輸出時(shí)鐘信號(hào)CLKM。時(shí)鐘緩沖器423對(duì)時(shí)鐘信號(hào)CLKM進(jìn)行緩沖以生成發(fā)送時(shí)鐘信號(hào)CLKT。將時(shí)鐘信號(hào)CLKT提供到發(fā)射器定時(shí)電路202的輸入。將PLL/DLL 422 設(shè)計(jì)為補(bǔ)償由時(shí)鐘緩沖器423引起的低頻抖動(dòng)。時(shí)鐘緩沖器423耦合為接收VDD和VSS。 時(shí)鐘緩沖器423在CLKT中生成PSIJ，其基于VDD中的PSN減去VSS中的GVN。驅(qū)動(dòng)器電路402耦合為通過管腳404A-404B、外部信號(hào)線路S5-S6以及管腳 406A-406B向接收器電路414的輸入端傳送差分信號(hào)。驅(qū)動(dòng)器電路402、管腳404A-404B和 406A-406B以及接收器電路414可以用于各種各樣的目的。例如，驅(qū)動(dòng)器電路402可以僅用于向接收器電路414傳送寫入數(shù)據(jù)或數(shù)據(jù)屏蔽(mask)信號(hào)。因此，當(dāng)正在返回VDD-VSS 電源噪聲時(shí)，驅(qū)動(dòng)器電路402和接收器電路414可以是禁用或不活動(dòng)的。作為替代，驅(qū)動(dòng)器電路402可以用于向存儲(chǔ)器器件傳送更低速率的控制信號(hào)，諸如串行配置命令或復(fù)位信號(hào) (其在正在返回VDD-VSS電源噪聲時(shí)也可能并未在使用)。在替代性實(shí)施例中，具有不同空閑狀態(tài)的其他管腳可以用作用于VDD噪聲或用于VDD-VSS電源噪聲的返回路徑，正如本領(lǐng)域技術(shù)人員能夠理解的那樣。管腳406A通過電容器410和電阻器412AC耦合到存儲(chǔ)器器件上的電源電壓VDD。 通過管腳406A、信號(hào)線路S5和管腳404A將VDD中的PSN傳送到放大器408的非反相輸入。 管腳406B通過電容器418和電阻器416AC耦合到接地電壓VSS。通過管腳406B、信號(hào)線路 S6和管腳404B將VSS中的GVN傳送到放大器408的反相輸入。信號(hào)線路S5-S6上的差分信號(hào)基于VDD中的PSN減去VSS中的GVN而變化。放大器408放大在管腳404A處的電壓與管腳404B處的電壓之間的差異以生成輸出信號(hào)。放大器408的輸出信號(hào)基于線路S5和S6上的差分信號(hào)而變化。放大器408的輸出信號(hào)由低通濾波器220進(jìn)行濾波并被傳送到放大器218的輸入。放大器218放大在由濾波器220所通過的信號(hào)與參考電壓VREF之間的差異以生成控制電壓信號(hào)VCL。圖4的系統(tǒng)在CLKR中生成PSIJ，其基于存儲(chǔ)器器件中VDD的PSN減去VSS的GVN。 在特定頻率范圍內(nèi)，由VDD的PSN減去VS S的GVN引起的CLKR中的PSIJ跟蹤由時(shí)鐘緩沖器423響應(yīng)于VDD的PSN減去VSS的GVN而生成的CLKT中的PSIJ。圖4的系統(tǒng)使得被添力口到CLKR作為PSIJ的VDD和VSS中的噪聲的傳輸時(shí)間近似等于讀出數(shù)據(jù)信號(hào)的傳輸時(shí)間， 從而使得CLKR相對(duì)于讀出數(shù)據(jù)信號(hào)的定時(shí)更接近于理想情況。作為結(jié)果，圖4的系統(tǒng)補(bǔ)償了由存儲(chǔ)器器件上的時(shí)鐘緩沖器423引起的CLKT中的中頻和高頻PSN和GVN。圖5圖示了具有控制器器件的示例系統(tǒng)，該控制器器件基于存儲(chǔ)器器件中生成的電源噪聲(PSN)減去接地電壓噪聲(GVN)來在接收器時(shí)鐘信號(hào)中生成PSIJ。經(jīng)由第一數(shù)據(jù)信號(hào)的共模電壓將VDD中的PSN從存儲(chǔ)器器件發(fā)送到控制器器件。經(jīng)由第二數(shù)據(jù)信號(hào)的共模電壓將VSS中的GVN從存儲(chǔ)器器件發(fā)送到控制器器件?？刂破髌骷谠诘谝粩?shù)據(jù)信號(hào)的共模電壓和第二數(shù)據(jù)信號(hào)的共模電壓之間的差異在接收器時(shí)鐘信號(hào)CLKR中生成PSIJ。 CLKR中生成的PSIJ在頻率范圍內(nèi)與發(fā)送時(shí)鐘信號(hào)CLKT中生成的PSIJ匹配。將CLKT用于向控制器器件傳送第一數(shù)據(jù)信號(hào)和第二數(shù)據(jù)信號(hào)。圖5的系統(tǒng)使得CLKR的定時(shí)相對(duì)于第一數(shù)據(jù)信號(hào)和第二數(shù)據(jù)信號(hào)的定時(shí)更接近于理想值。圖5的系統(tǒng)包括控制器IC器件和存儲(chǔ)器IC器件。存儲(chǔ)器器件包括管腳 236A-236B、接收器電路M4、時(shí)鐘網(wǎng)絡(luò)M2、發(fā)射器定時(shí)電路502和504、驅(qū)動(dòng)器電路506禾口 508、電阻器510-513、電容器514和516、管腳518A-518B以及管腳520A-520B?？刂破髌骷烧{(diào)延遲電路216、驅(qū)動(dòng)器電路232、管腳234A-2;34B、管腳522A-522B、管腳524A-5MB、 電阻器526-529、接收器電路530和532、定時(shí)電路5；34和536、時(shí)鐘網(wǎng)絡(luò)538、放大器MO以及電容器Ml。定時(shí)電路534和536可以是例如觸發(fā)器或采樣器電路。接收器電路244從驅(qū)動(dòng)器電路232接收時(shí)鐘信號(hào)CLK并將時(shí)鐘信號(hào)作為CLKl驅(qū)動(dòng)到時(shí)鐘網(wǎng)絡(luò)M2。時(shí)鐘網(wǎng)絡(luò)542包括串聯(lián)地耦合在一起的緩沖器鏈。時(shí)鐘網(wǎng)絡(luò)542對(duì)時(shí)鐘信號(hào)CLKl進(jìn)行緩沖以生成發(fā)送時(shí)鐘信號(hào)CLKT。將CLKT提供到發(fā)射器定時(shí)電路502和 504的時(shí)鐘輸入。發(fā)射器定時(shí)電路502響應(yīng)于發(fā)送時(shí)鐘信號(hào)CLKT而將第一讀出數(shù)據(jù)信號(hào)RDTXl發(fā)送到驅(qū)動(dòng)器電路506的輸入。驅(qū)動(dòng)器電路506通過管腳518A-518B、兩個(gè)外部信號(hào)線路以及管腳522A-522B將第一讀出數(shù)據(jù)信號(hào)作為差分信號(hào)驅(qū)動(dòng)到接收器電路530的輸入。接收器電路530將第一讀出數(shù)據(jù)信號(hào)驅(qū)動(dòng)到定時(shí)電路534的輸入。定時(shí)電路534響應(yīng)于接收器時(shí)鐘信號(hào)CLKR而輸出第一數(shù)據(jù)讀出信號(hào)作為RDRXl。發(fā)射器定時(shí)電路504響應(yīng)于發(fā)送時(shí)鐘信號(hào)CLKT而將第二讀出數(shù)據(jù)信號(hào)RDTX2發(fā)送到驅(qū)動(dòng)器電路508的輸入。驅(qū)動(dòng)器電路508通過管腳520A-520B、兩個(gè)外部信號(hào)線路以及管腳524A-524B將第二讀出數(shù)據(jù)信號(hào)驅(qū)動(dòng)到接收器電路532的輸入作為差分信號(hào)。接收器電路532將第二讀出數(shù)據(jù)信號(hào)驅(qū)動(dòng)到定時(shí)電路536的輸入。定時(shí)電路536響應(yīng)于CLKR而輸出第二讀出數(shù)據(jù)信號(hào)作為RDRX2。數(shù)據(jù)對(duì)管腳518A-518B的共模電壓通過電阻器510和511以及電容器514AC耦合到存儲(chǔ)器器件上的電源電壓VDD。電容器514和電阻器510-511使得VDD中的PSN通過外部信號(hào)線路經(jīng)由第一讀出數(shù)據(jù)信號(hào)的共模電壓被傳送到管腳522A-522B。電阻器510和511 具有相同電阻值。電阻器5沈_527形成平均電路，該平均電路對(duì)管腳522A-522B處的電壓信號(hào)求平均以生成放大器540的非反相(+)輸入處的第一讀出數(shù)據(jù)信號(hào)的共模電壓。電阻器5 和 527具有相同電阻值。數(shù)據(jù)對(duì)管腳520A-520B的共模電壓通過電阻器512和513以及電容器516AC耦合到存儲(chǔ)器器件上的接地電壓VSS。電容器516和電阻器512-513使得VSS中的GVN通過外部信號(hào)線路經(jīng)由第二讀出數(shù)據(jù)信號(hào)的共模電壓被傳送到管腳524A-5MB。電阻器512和513 具有相同電阻值。電阻器5觀_5四是平均電路，該平均電路對(duì)管腳524A-524B處的電壓信號(hào)求平均以生成放大器MO的反相(-)輸入處的第二讀出數(shù)據(jù)信號(hào)的共模電壓。電阻器5 和529 具有相同電阻值。電容器541和電阻器5^-5 用作對(duì)來自在放大器540的輸入處所接收的共模電壓的高頻噪聲進(jìn)行濾波的低通濾波器。放大器540放大在第一讀出數(shù)據(jù)信號(hào)的經(jīng)濾波的共模電壓與第二讀出數(shù)據(jù)信號(hào)的經(jīng)濾波的共模電壓之間的差異以生成輸出控制電壓信號(hào)VCL。放大器540基于VDD中的 PSN減去VSS中的GVN的低頻分量來調(diào)整VCL?？刂齐妷盒盘?hào)VCL控制可調(diào)延遲電路216 提供給CLKD的相對(duì)于CLKS的延遲。時(shí)鐘網(wǎng)絡(luò)538包括串聯(lián)地耦合在一起的緩沖器鏈。時(shí)鐘網(wǎng)絡(luò)538使用緩沖器鏈對(duì) CLKD進(jìn)行緩沖以生成接收器時(shí)鐘信號(hào)CLKR。將接收器時(shí)鐘信號(hào)CLKR傳送到定時(shí)電路534 和536的時(shí)鐘輸入端?？刂破髌骷贑LKR中生成PSIJ，其基于存儲(chǔ)器器件中的VDD的PSN減去VSS的 GVN。在特定頻率范圍內(nèi)，CLKR中生成的基于VDD和VSS中的噪聲的PSIJ跟蹤由網(wǎng)絡(luò)M2 基于VDD和VSS中的噪聲而在CLKT中生成的PSIJ。圖5的系統(tǒng)使得在CLKR中生成作為 PSIJ的VDD和VSS中的噪聲的傳輸時(shí)間近似等于第一讀出數(shù)據(jù)信號(hào)和第二讀出數(shù)據(jù)信號(hào)中的每一個(gè)的傳輸時(shí)間。根據(jù)各種實(shí)施例，用于經(jīng)由共模電壓傳送VDD中的PSN和VSS中的GVN的鏈路可以在存儲(chǔ)器與控制器器件之間的任一方向上傳送數(shù)據(jù)。例如，可以在地址管腳之上傳送VDD PSN0地址在讀取操作期間在地址管腳之上從控制器器件被傳送到存儲(chǔ)器器件。圖6圖示了具有控制器器件的示例系統(tǒng)，該控制器器件基于來自存儲(chǔ)器器件中的電源電壓VDD的電源噪聲(PSN)來在接收器時(shí)鐘信號(hào)CLKR中生成PSIJ。經(jīng)由差分信號(hào)的共模電壓將電源電壓VDD中的PSN從存儲(chǔ)器器件發(fā)送到控制器器件。通過不同于用于向存儲(chǔ)器器件傳送時(shí)鐘信號(hào)的管腳和外部信號(hào)線路的管腳和外部信號(hào)線路來將差分信號(hào)傳送給控制器器件。控制器器件基于差分信號(hào)的共模電壓在CLKR中生成PSIJ。CLKR中生成的 PSIJ在特定頻率范圍內(nèi)與發(fā)送時(shí)鐘信號(hào)CLKT中生成的PSIJ匹配。圖6的系統(tǒng)使得CLKR 的定時(shí)相對(duì)于讀出數(shù)據(jù)信號(hào)的定時(shí)更接近于理想值。圖6的系統(tǒng)包括控制器IC器件和存儲(chǔ)器IC器件。存儲(chǔ)器器件包括發(fā)射器定時(shí)電路202、驅(qū)動(dòng)器電路204、管腳206A-206B、管腳236A-236B、接收器電路M4、時(shí)鐘緩沖器 246、驅(qū)動(dòng)器電路616、電阻器610和612、電容器614以及管腳608A-608B?？刂破髌骷ǘ〞r(shí)電路212、接收器電路210、管腳208A-208B、時(shí)鐘緩沖器214、可調(diào)延遲電路216、可變?cè)鲆娣糯笃?18、LPF 220、驅(qū)動(dòng)器電路232、管腳234A_2;34B、電阻器602和604以及管腳 606A-606B。在圖6中，將時(shí)鐘信號(hào)CLKS傳送到驅(qū)動(dòng)器電路232的輸入端。驅(qū)動(dòng)器電路232在外部信號(hào)線路之上向接收器電路244傳送CLKS作為時(shí)鐘信號(hào)CLK。存儲(chǔ)器器件中的驅(qū)動(dòng)器電路616可以用于通過管腳608A-608B向控制器器件傳送差分信號(hào)(例如，時(shí)鐘、控制或數(shù)據(jù)信號(hào))。作為替代，驅(qū)動(dòng)器電路616可以是未使用的驅(qū)動(dòng)器電路或者僅用于有限情形的驅(qū)動(dòng)器電路。管腳608A通過電阻器612和電容器614AC耦合到存儲(chǔ)器器件電源電壓VDD，并且管腳608B通過電阻器610和電容器614AC耦合到VDD。電阻器610和612具有相同電阻值。VDD中的PSN通過電容器614以及電阻器610和612感生于跨管腳608A-608B的差分信號(hào)的共模電壓中。通過外部信號(hào)線路經(jīng)由差分信號(hào)的共模電壓將VDD中的PSN傳送到控制器器件中的管腳606A-606B。電阻器602和604分別耦合到管腳606A-606B。電阻器602和604具有相同電阻值。電阻器602和604是平均器電路，該平均器電路對(duì)管腳606A-606B處的電壓信號(hào)求平均以生成LPF 220的輸入處的差分信號(hào)的共模電壓。LPF 220將差分信號(hào)的共模電壓的低頻分量提供給放大器218。放大器218在共模電壓被LPF 220濾波之后將共模電壓與VREF 相比較以生成VCL，正如上面所討論的那樣?？刂破髌骷跁r(shí)鐘信號(hào)CLKR中生成PSIJ，其基于存儲(chǔ)器器件電源電壓VDD的 PSN。因此，在PSN的特定頻率范圍內(nèi)，影響CLKR的VDD中的PSN跟蹤存儲(chǔ)器器件中的影響 CLKT 的 VDD 中的 PSN。圖6的系統(tǒng)使得VDD中的PSN到CLKR中的PSIJ的傳輸時(shí)間近似等于讀出數(shù)據(jù)信號(hào)的傳輸時(shí)間。作為結(jié)果，在CLKR與讀出數(shù)據(jù)信號(hào)之間的定時(shí)關(guān)系更接近于理想值。圖7圖示了具有控制器器件的示例系統(tǒng)，該控制器器件基于存儲(chǔ)器器件電源電壓 VDD中的PSN在發(fā)送時(shí)鐘信號(hào)CLKT中生成PSIJ。通過外部信號(hào)線路經(jīng)由時(shí)鐘信號(hào)的共模電壓將VDD中的PSN從存儲(chǔ)器器件傳送到控制器器件。不使用額外的管腳，控制器器件基于共模電壓在CLKT中生成PSIJ，其跟蹤接收器時(shí)鐘信號(hào)CLKR中的PSIJ。圖7的系統(tǒng)使得在寫入數(shù)據(jù)信號(hào)與CLKR之間的定時(shí)關(guān)系更接近于理想值。圖7的系統(tǒng)包括控制器IC器件和存儲(chǔ)器IC器件。存儲(chǔ)器IC器件包括接收器定時(shí)電路712、接收器電路710、管腳708A-708B和236A-236B、電阻器238和M0、電容器M2、 接收器電路M4以及時(shí)鐘緩沖器對(duì)6。控制器IC器件包括發(fā)射器定時(shí)電路702、驅(qū)動(dòng)器電路704、管腳706A-706B和234A_2;34B、時(shí)鐘緩沖器214、可調(diào)延遲電路216、可變?cè)鲆娣糯笃?218、LPF 220、電阻器222和224以及驅(qū)動(dòng)器電路232。在控制器器件中，發(fā)射器定時(shí)電路702響應(yīng)于發(fā)送時(shí)鐘信號(hào)CLKT而將寫入數(shù)據(jù)信號(hào)WDTX傳送到驅(qū)動(dòng)器電路704的輸入。時(shí)鐘緩沖器電路214生成CLKT作為時(shí)鐘信號(hào)CLKD 的經(jīng)延遲和緩沖的版本。驅(qū)動(dòng)器電路704例如以差分信號(hào)的形式向存儲(chǔ)器器件傳送寫入數(shù)據(jù)信號(hào)。通過管腳706A-706B、外部信號(hào)線路以及管腳708A-708B將寫入數(shù)據(jù)信號(hào)從驅(qū)動(dòng)器 704路由到接收器電路710的輸入。接收器電路710將寫入數(shù)據(jù)信號(hào)(例如，作為單端信號(hào))傳送到接收器定時(shí)電路 712的輸入。接收器定時(shí)電路712響應(yīng)于接收器時(shí)鐘信號(hào)CLKR而輸出寫入數(shù)據(jù)信號(hào)WDRX。 時(shí)鐘緩沖器246對(duì)時(shí)鐘信號(hào)CLKl進(jìn)行緩沖以生成時(shí)鐘信號(hào)CLKR。時(shí)鐘緩沖器246基于VDD 中的PSN在CLKR中生成PSIJ?？梢詫懭霐?shù)據(jù)信號(hào)WDRX中的比特存儲(chǔ)在存儲(chǔ)器器件中的存儲(chǔ)單元中。正如圖2的實(shí)施例的情況一樣，圖7的系統(tǒng)在時(shí)鐘信號(hào)CLKD中生成補(bǔ)償PSIJ，其基于存儲(chǔ)器器件電源電壓VDD的PSN信息。在圖7的系統(tǒng)中，在PSN的特定頻率范圍內(nèi)，從 VDD中的噪聲在CLKT中生成的PSIJ與從VDD中的噪聲在CLKR中生成的PSIJ匹配。作為結(jié)果，在CLKR與電路712處的寫入數(shù)據(jù)信號(hào)之間的定時(shí)關(guān)系更接近于是理想的。在此描述的用于傳送用于接收器時(shí)鐘信號(hào)的PSIJ信息的所有實(shí)施例還適用于來自控制器器件的發(fā)送時(shí)鐘信號(hào)。在圖2-圖3和圖5-圖6的實(shí)施例中，通過外部信號(hào)線路和內(nèi)部電路將源時(shí)鐘信號(hào)CLKS路由到存儲(chǔ)器器件以生成CLKT，該CLKT用于傳送讀出數(shù)據(jù)信號(hào)。通過外部信號(hào)線路將讀出數(shù)據(jù)信號(hào)從存儲(chǔ)器器件傳送到控制器器件。通過控制器器件內(nèi)的電路對(duì)CLKS進(jìn)行路由以生成CLKR，該CLKR用于捕獲讀出數(shù)據(jù)信號(hào)。由于時(shí)鐘延遲和數(shù)據(jù)信號(hào)延遲中的差異，用于捕獲讀出數(shù)據(jù)信號(hào)中的比特的CLKR中的時(shí)鐘邊緣可能不對(duì)應(yīng)于用于傳送讀出數(shù)據(jù)信號(hào)中的同一比特的CLKT中的同一時(shí)鐘邊緣。例如，可以響應(yīng)于CLKS中的一個(gè)時(shí)鐘邊緣而生成用于傳送讀出數(shù)據(jù)比特的CLKT 的時(shí)鐘邊緣。CLKS中的該時(shí)鐘邊緣可以比生成用于捕獲同一讀出數(shù)據(jù)比特的CLKR中的時(shí)鐘邊緣的CLKS中的另一時(shí)鐘邊緣早4-8個(gè)時(shí)鐘周期。每個(gè)CLKS周期可以例如對(duì)應(yīng)于讀出數(shù)據(jù)信號(hào)中的1比特周期(即，1個(gè)單位間隔)。抖動(dòng)會(huì)引起CLKS的周期的持續(xù)時(shí)間的變化。因此，希望的是對(duì)于每個(gè)讀出數(shù)據(jù)比特，用于傳送該讀出數(shù)據(jù)比特的CLKT的時(shí)鐘邊緣以及用于捕獲讀出數(shù)據(jù)比特的CLKR的時(shí)鐘邊緣響應(yīng)于CLKS中的同一(或最接近的)時(shí)鐘邊緣而生成。這一技術(shù)稱為對(duì)數(shù)據(jù)時(shí)鐘進(jìn)行邊緣著色。由于控制器中的接收機(jī)時(shí)鐘路徑通常具有比從CLKS到CLKT的延遲加上讀出數(shù)據(jù)從存儲(chǔ)器器件發(fā)射器到控制器接收器的傳輸時(shí)間更少的延遲，因此可以通過在從CLKS 到CLKR的接收路徑中添加額外的延遲線來實(shí)現(xiàn)對(duì)數(shù)據(jù)時(shí)鐘進(jìn)行邊緣著色。額外的延遲線使得CLKS的時(shí)鐘邊緣到CLKR的傳輸時(shí)間等于或近似等于CLKS的同一時(shí)鐘邊緣到CLKT的傳輸時(shí)間加上讀出數(shù)據(jù)比特從發(fā)射器到接收器的傳輸時(shí)間。圖8圖示了通過匹配信號(hào)傳輸時(shí)間來生成著色數(shù)據(jù)的示例系統(tǒng)。在圖8的系統(tǒng)中， 將數(shù)據(jù)信號(hào)從集成電路B傳送到集成電路A。對(duì)于數(shù)據(jù)信號(hào)中的每個(gè)比特，集成電路A響應(yīng)于用于從集成電路B傳送比特的時(shí)鐘信號(hào)CLK中的同一時(shí)鐘邊緣(或一系列時(shí)鐘邊緣中的最接近的時(shí)鐘邊緣)而捕獲比特。圖8的系統(tǒng)提供了邊緣著色的數(shù)據(jù)時(shí)鐘以減小或消除在集成電路A和集成電路B之間非共同的CLK中的高頻抖動(dòng)的影響。圖8的系統(tǒng)包括集成電路A和集成電路B (例如，控制器IC和存儲(chǔ)器IC)。集成電路A包括接收器電路802、時(shí)鐘網(wǎng)絡(luò)810以及延遲電路806。延遲電路806可以具有可調(diào)延遲或固定延遲。集成電路B包括發(fā)射器電路804和時(shí)鐘網(wǎng)絡(luò)808。通過外部信號(hào)線路S7將時(shí)鐘信號(hào)CLK從集成電路A傳送到集成電路B，并且通過時(shí)鐘網(wǎng)絡(luò)808將時(shí)鐘信號(hào)CLK傳送到發(fā)射器電路804的輸入。還在集成電路A內(nèi)通過延遲電路806和時(shí)鐘網(wǎng)絡(luò)810將時(shí)鐘信號(hào)CLK傳送到接收器電路802的輸入。發(fā)射器電路804 響應(yīng)于來自時(shí)鐘網(wǎng)絡(luò)808的時(shí)鐘信號(hào)CLK而通過外部信號(hào)線路S8將數(shù)據(jù)信號(hào)傳送到接收器電路802。接收器電路802響應(yīng)于來自時(shí)鐘網(wǎng)絡(luò)810的時(shí)鐘信號(hào)CLK而捕獲數(shù)據(jù)信號(hào)。外部信號(hào)線路S7具有延遲TF1，并且外部信號(hào)線路S8具有延遲TF2。時(shí)鐘網(wǎng)絡(luò) 810的延遲是TC1，并且時(shí)鐘網(wǎng)絡(luò)808的延遲是TC2。將延遲電路806的延遲設(shè)置為等于或近似等于TF1+TF2+TC2-TC1。由電路806和810添加到CLK的延遲是TF1+TF2+TC2。由夕卜部信號(hào)線路S7和時(shí)鐘網(wǎng)絡(luò)808添加到CLK的延遲是TF1+TC2，并且從發(fā)射器電路804到接收器電路802的數(shù)據(jù)信號(hào)的延遲是TF2。因此，到接收器電路802的CLK路徑中的延遲等于或大約等于到發(fā)射器電路804的CLK路徑中的延遲加上從發(fā)射器電路804到接收器電路 802的數(shù)據(jù)信號(hào)的延遲。對(duì)于從電路804傳送到電路802的每個(gè)數(shù)據(jù)比特，延遲電路806使得用于傳送電路804中的數(shù)據(jù)比特的CLK的時(shí)鐘邊緣與用于捕獲電路802中的數(shù)據(jù)比特的CLK的時(shí)鐘邊緣相同。作為結(jié)果，從發(fā)射器電路804傳送到接收器電路802的數(shù)據(jù)被著色，這減小了在捕獲數(shù)據(jù)的處理期間CLK中的高頻抖動(dòng)對(duì)接收器電路802的不良影響。圖9圖示了通過在接收器時(shí)鐘信號(hào)的路徑中添加可調(diào)延遲電路來提供著色讀出數(shù)據(jù)的另一示例系統(tǒng)。將可調(diào)延遲電路的延遲設(shè)置為使得接收器時(shí)鐘信號(hào)CLKR的傳輸時(shí)間近似或基本上與發(fā)送時(shí)鐘信號(hào)CLKT的傳輸時(shí)間加上讀出數(shù)據(jù)信號(hào)的傳輸時(shí)間匹配。作為結(jié)果，對(duì)于每個(gè)讀出數(shù)據(jù)比特，控制器器件響應(yīng)于用于傳送讀出數(shù)據(jù)比特的源時(shí)鐘信號(hào) CLKS的時(shí)鐘邊緣(或一系列時(shí)鐘邊緣中最接近的時(shí)鐘邊緣)而捕獲讀出數(shù)據(jù)比特。作為替代，圖9的系統(tǒng)能夠使得控制器器件響應(yīng)于更接近于用于傳送讀出數(shù)據(jù)比特的CLKS中的時(shí)鐘邊緣的CLKS中的時(shí)鐘邊緣而捕獲讀出數(shù)據(jù)比特。圖9的系統(tǒng)減小或消除了在捕獲數(shù)據(jù)的處理期間高頻抖動(dòng)的不良影響。圖9的控制器和存儲(chǔ)器器件包括在圖2中示出并且在上面參考圖2而描述的全部相同組件。圖9還包括延遲電路902。將延遲電路902的延遲選擇為近似或基本上與通過外部信號(hào)線路S1-S2的CLK的傳輸時(shí)間延遲加上通過外部信號(hào)線路S3-S4的DATA的傳輸時(shí)間延遲加上或減去在將CLKS中的邊緣路由到CLKR的片上時(shí)鐘網(wǎng)絡(luò)的延遲與將CLKS中的邊緣路由到CLKT的片上時(shí)鐘網(wǎng)絡(luò)的延遲之間的任何差異相匹配。延遲電路902可以具有可調(diào)延遲或固定延遲。在一個(gè)實(shí)施例中，延遲電路902可以與電路216組合。延遲電路902使得從CLKS到CLKR的時(shí)鐘邊緣的傳輸時(shí)間等于或近似等于從CLKS 到CLKT的時(shí)鐘邊緣的傳輸時(shí)間加上讀出數(shù)據(jù)信號(hào)中的比特從發(fā)射器定時(shí)電路202到接收器定時(shí)電路212的傳輸時(shí)間。延遲電路902通過使得接收器定時(shí)電路212響應(yīng)于由發(fā)射器定時(shí)電路202用于傳送每個(gè)讀出數(shù)據(jù)比特的CLKS的時(shí)鐘邊緣(或一系列時(shí)鐘邊緣中最接近的時(shí)鐘邊緣)而捕獲該讀出數(shù)據(jù)比特來對(duì)讀出數(shù)據(jù)信號(hào)進(jìn)行著色。作為結(jié)果，減小或消除了 CLKS中的高頻抖動(dòng)的影響。圖10是圖示了針對(duì)信號(hào)CLKS、CLKT、RDTX、CLKR和RDRX的示例波形的定時(shí)圖。圖 10中的虛線箭頭示出了時(shí)鐘信號(hào)CLKS、CLKT和CLKR中的對(duì)應(yīng)時(shí)鐘邊緣。例如，圖10中示出的CLKS的第一上升邊緣對(duì)應(yīng)于圖10中示出的CLKT的第五上升邊緣。因此，在這一示例中，CLKT相對(duì)于CLKS被延遲4個(gè)時(shí)鐘周期。由發(fā)射器定時(shí)電路202響應(yīng)于CLKT的第五上升邊緣而將讀出數(shù)據(jù)信號(hào)RDTX中的示例讀出數(shù)據(jù)比特DX傳送到控制器器件。由于所傳送的數(shù)據(jù)比特DX用來到達(dá)接收器的傳輸時(shí)間，由接收器定時(shí)電路212響應(yīng)于CLKR的第八上升邊緣而捕獲示例讀出數(shù)據(jù)比特DX作為信號(hào)RDRX。因此，CLKR相對(duì)于 CLKS被延遲了 7個(gè)時(shí)鐘周期，從而使得用于捕獲讀出數(shù)據(jù)比特DX的CLKR的上升邊緣對(duì)應(yīng)于CLKS的第一上升邊緣。圖10示出了接收器定時(shí)電路212響應(yīng)于由發(fā)射器定時(shí)電路202 用于傳送讀出數(shù)據(jù)比特DX的CLKS的同一時(shí)鐘邊緣而捕獲讀出數(shù)據(jù)比特DX。圖9的系統(tǒng)的不同實(shí)施例可以具有長(zhǎng)度不同的外部信號(hào)線路S1-S4。可以調(diào)整延遲電路902的延遲以補(bǔ)償外部信號(hào)線路S1-S4的長(zhǎng)度的變化，從而使得時(shí)鐘和數(shù)據(jù)信號(hào)的傳輸時(shí)間繼續(xù)如上所述地著色。延遲電路902可以例如是控制器器件上的可調(diào)延遲線、片外傳輸線路、板跡線或者封裝中的路由線路。控制器器件上的延遲線902可以是例如電壓控制延遲線、基于電感器-電容器的延遲電路或者可變通用時(shí)鐘樹。可調(diào)片外傳輸線路902可以例如使用具有連接到控制器器件的可調(diào)端點(diǎn)的抽頭傳輸線路來實(shí)現(xiàn)。
如果添加到CLKR作為PSIJ的VDD中的PSN的傳輸時(shí)間近似等于讀出數(shù)據(jù)信號(hào)的傳輸時(shí)間，則圖9的系統(tǒng)還可以使得用于VDD的PSN相對(duì)于讀出數(shù)據(jù)信號(hào)被著色，正如上面參考圖2所描述的那樣。在此處提出的示例實(shí)施例中，存儲(chǔ)器器件上的時(shí)鐘生成不需要使用鎖相環(huán)(PLL) 或延遲鎖定環(huán)(DLL)就能提供相對(duì)于利用基于PLL或DLL的時(shí)鐘生成的存儲(chǔ)器解決方案具有減小的功率消耗的存儲(chǔ)器解決方案。在控制器器件上包括PLL以生成至少一個(gè)被傳送到存儲(chǔ)器器件的時(shí)鐘信號(hào)。存儲(chǔ)器器件能夠通過啟用和禁用由控制器器件提供的時(shí)鐘信號(hào)來非常迅速地在低功率模式與激活的高性能模式之間切換。在此示出了使用電容器或電容器/電阻器網(wǎng)絡(luò)來將一個(gè)器件的電源噪聲耦合到一對(duì)差分時(shí)鐘或信號(hào)線的共模中的多個(gè)實(shí)施例。在替代性實(shí)施例中，可以使用不同的網(wǎng)絡(luò)來使用組件的不同配置將電源噪聲耦合到差分信號(hào)的共模上以實(shí)現(xiàn)將噪聲從一個(gè)器件注入另一器件。圖IlA圖示了具有第一集成電路的示例系統(tǒng)，該第一集成電路生成具有電源感生抖動(dòng)(PSIJ)的時(shí)鐘信號(hào)，該P(yáng)SIJ是由從第二集成電路提供的電源電壓的變化感生出的。 圖IlA的系統(tǒng)包括第一集成電路A和第二集成電路B。集成電路A包括接口電路1101、包括一個(gè)或多個(gè)時(shí)鐘緩沖器電路的時(shí)鐘網(wǎng)絡(luò)電路1103以及時(shí)鐘發(fā)射器電路1105。集成電路 B包括接口電路1102、包括一個(gè)或多個(gè)時(shí)鐘緩沖器電路的時(shí)鐘網(wǎng)絡(luò)電路1104以及時(shí)鐘接收器電路1106。將周期性時(shí)鐘信號(hào)CLK提供給集成電路A上的時(shí)鐘網(wǎng)絡(luò)電路1103和時(shí)鐘發(fā)射器電路1105。時(shí)鐘網(wǎng)絡(luò)電路1103中的一個(gè)或多個(gè)時(shí)鐘緩沖器電路向接口電路1101提供時(shí)鐘信號(hào)CLK作為時(shí)鐘信號(hào)CLKA。時(shí)鐘發(fā)射器電路1105通過外部導(dǎo)體Sll向集成電路B發(fā)送時(shí)鐘信號(hào)CLK作為時(shí)鐘信號(hào)CLK1?？梢越?jīng)由一個(gè)或兩個(gè)相應(yīng)導(dǎo)體通過差分或單端信令將時(shí)鐘信號(hào)CLKl從集成電路A傳送到集成電路B。時(shí)鐘接收器電路1106從接收的時(shí)鐘信號(hào) CLKl生成內(nèi)部時(shí)鐘信號(hào)CLK2。將時(shí)鐘信號(hào)CLK2提供給時(shí)鐘網(wǎng)絡(luò)1104。時(shí)鐘網(wǎng)絡(luò)電路1104 中的一個(gè)或多個(gè)時(shí)鐘緩沖器電路向接口電路1102提供時(shí)鐘信號(hào)CLK2作為時(shí)鐘信號(hào)CLKB。將電源電壓VDDB提供給時(shí)鐘網(wǎng)絡(luò)1104。時(shí)鐘網(wǎng)絡(luò)電路1104中的一個(gè)或多個(gè)時(shí)鐘緩沖器電路吸取源自電源電壓VDDB的電流。電源電壓VDDB可以在集成電路B中生成或者從外部源被提供給集成電路B。時(shí)鐘網(wǎng)絡(luò)1104中的時(shí)鐘緩沖器電路對(duì)時(shí)鐘信號(hào)CLK2進(jìn)行緩沖以生成時(shí)鐘信號(hào)CLKB。電源電壓VDDB可能具有電源噪聲，該電源噪聲使得時(shí)鐘網(wǎng)絡(luò)電路1104中的時(shí)鐘緩沖器電路生成具有作為來自電源電壓VDDB的電源噪聲的結(jié)果的電源感生抖動(dòng)(PSIJ)的時(shí)鐘信號(hào)CLKB。接口電路1102通過外部導(dǎo)體S9與接口電路1101傳遞數(shù)據(jù)。例如，在一個(gè)實(shí)施例中，接口電路1101包括接收器電路，并且接口電路1102包括發(fā)射器電路。在這一實(shí)施例中， 接口電路1102中的發(fā)射器電路向接口電路1101中的接收器電路傳送數(shù)據(jù)信號(hào)。接口電路 1102相對(duì)于時(shí)鐘信號(hào)CLKB同步地輸出數(shù)據(jù)。接口電路1101相對(duì)于時(shí)鐘信號(hào)CLKA同步地接收數(shù)據(jù)。根據(jù)另一實(shí)施例，接口電路1101包括發(fā)射器電路，并且接口電路1102包括接收器電路。在這一實(shí)施例中，接口電路1101中的發(fā)射器電路向接口電路1102中的接收器電路傳送數(shù)據(jù)信號(hào)。接口電路1101相對(duì)于時(shí)鐘信號(hào)CLKA同步地輸出數(shù)據(jù)。接口電路1102相對(duì)于時(shí)鐘信號(hào)CLKB同步地接收數(shù)據(jù)。通過外部導(dǎo)體S9在集成電路A和集成電路B之間傳送數(shù)據(jù)信號(hào)?？梢越?jīng)由一個(gè)或兩個(gè)相應(yīng)導(dǎo)體通過差分或單端信令在集成電路A和集成電路B之間傳送數(shù)據(jù)信號(hào)。接口電路1101和接口電路1102中的每一個(gè)中的內(nèi)部緩沖器電路在接口電路1101和接口電路 1102與外部管腳之間驅(qū)動(dòng)數(shù)據(jù)信號(hào)。將電源電壓VDDB提供給接口電路1102。接口電路1101接收集成電路A中生成的或者從外部源提供給集成電路A的不同電源電壓VDDA。通過外部導(dǎo)體S 10將電源電壓VDDB從集成電路B提供到集成電路A。將電源電壓VDDB提供給集成電路A中的時(shí)鐘網(wǎng)絡(luò)電路1103。時(shí)鐘網(wǎng)絡(luò)1103中的一個(gè)或多個(gè)時(shí)鐘緩沖器電路對(duì)時(shí)鐘信號(hào)CLK進(jìn)行緩沖以生成時(shí)鐘信號(hào)CLKA。時(shí)鐘網(wǎng)絡(luò)1103中的一個(gè)或多個(gè)時(shí)鐘緩沖器電路吸取源自電源電壓VDDB的電流。電源電壓VDDB可能具有電源噪聲，該電源噪聲使得時(shí)鐘網(wǎng)絡(luò)電路1103中的時(shí)鐘緩沖器電路生成具有電源感生抖動(dòng)(PSIJ)的時(shí)鐘信號(hào)CLKA。時(shí)鐘網(wǎng)絡(luò)1103中的時(shí)鐘緩沖器電路中的一個(gè)或多個(gè)可以接收不同的電源電壓，諸如VDDA。時(shí)鐘網(wǎng)絡(luò)1103基于電源電壓VDDB中的電源噪聲而在CLKA中生成的PSIJ基本上與時(shí)鐘網(wǎng)絡(luò)1104基于VDDB中的電源噪聲而在CLKB中生成的PSIJ匹配。在圖IlA的系統(tǒng)中，集成電路A和集成電路B中的PSIJ在特定電源噪聲頻率范圍內(nèi)基本上共同地影響時(shí)鐘信號(hào)CLKA和CLKB。作為結(jié)果，減輕了 CLKA和CLKB中的任何PSIJ的影響。另外，改善了接口電路1101或1102捕獲導(dǎo)體S9上的具有PSIJ的數(shù)據(jù)信號(hào)的能力。根據(jù)一種實(shí)施例，時(shí)鐘網(wǎng)絡(luò)1104在CLKB中生成的延遲等于時(shí)鐘網(wǎng)絡(luò)1103在CLKA中生成的延遲。圖1IB圖示了具有第一集成電路A的示例系統(tǒng)，該第一集成電路A生成具有電源感生抖動(dòng)的時(shí)鐘信號(hào)，該電源感生抖動(dòng)基于使用從第二集成電路B提供的第二電源電壓來生成的第一電源電壓。集成電路A包括接口電路1101、時(shí)鐘網(wǎng)絡(luò)電路1103、時(shí)鐘發(fā)射器電路1105以及調(diào)節(jié)器電路1110。集成電路B包括接口電路1102、時(shí)鐘網(wǎng)絡(luò)電路1104以及時(shí)鐘接收器電路1106。在圖IlB的實(shí)施例中，通過外部導(dǎo)體S 10將電源電壓VDDB從集成電路B提供到調(diào)節(jié)器電路1110。調(diào)節(jié)器電路1110可以是例如DC-DC轉(zhuǎn)換器電路或另一類型的調(diào)節(jié)器電路。調(diào)節(jié)器電路1110使用源自從集成電路B接收的電源電壓VDDB的電流來生成輸出電源電壓VDDBA。調(diào)節(jié)器電路1110在電源電壓VDDBA中生成的電源噪聲與VDDB中的電源噪聲匹配。將調(diào)節(jié)器1110選擇為具有使系統(tǒng)中的大部分或所有顯著的電源噪聲從VDDB通過到 VDDBA的噪聲帶寬。在圖IlB的實(shí)施例中集成電路A和集成電路B可以使用不同的電源電壓。如果時(shí)鐘網(wǎng)絡(luò)1103要求比VDDB更小的電源電壓，則調(diào)節(jié)器電路1110生成小于電源電壓VDDB的電源電壓VDDBA。如果時(shí)鐘網(wǎng)絡(luò)1103要求比VDDB更大的電源電壓，則調(diào)節(jié)器電路1110生成大于電源電壓VDDB的電源電壓VDDBA。作為替代，調(diào)節(jié)器電路1110可以生成等于電源電壓VDDB的電源電壓VDDBA。將電源電壓VDDBA提供給集成電路A中的時(shí)鐘網(wǎng)絡(luò)1103。時(shí)鐘網(wǎng)絡(luò)1103中的一個(gè)或多個(gè)時(shí)鐘緩沖器電路吸取源自電源電壓VDDBA的電流。時(shí)鐘網(wǎng)絡(luò)1103中的時(shí)鐘緩沖器電路對(duì)時(shí)鐘信號(hào)CLK進(jìn)行緩沖以生成時(shí)鐘信號(hào)CLKA。時(shí)鐘網(wǎng)絡(luò)1103可以具有接收不同的電源電壓(諸如VDDA)的時(shí)鐘緩沖器電路。在圖1IB的實(shí)施例中，時(shí)鐘網(wǎng)絡(luò)1103基于電源電壓VDDBA中的電源噪聲而在CLKA 中生成的電源感生抖動(dòng)(PSIJ)基本上與時(shí)鐘網(wǎng)絡(luò)1104基于VDDB中的電源噪聲而在CLKB 中生成的PSIJ匹配。在圖IlB的系統(tǒng)中，電源電壓VDDBA和電源電壓VDDB中的電源噪聲在特定電源噪聲頻率范圍內(nèi)基本上共同地影響時(shí)鐘信號(hào)CLKA和CLKB。作為結(jié)果，減輕了 CLKA和CLKB中的任何PSIJ的影響，并且改善了接口電路1101或1102捕獲具有PSIJ的數(shù)據(jù)信號(hào)的能力， 這是因?yàn)橥ㄟ^使抖動(dòng)在該頻率范圍內(nèi)基本上為共同的來減少了 PSIJ定時(shí)損耗。圖12A圖示了具有第一集成電路B的另一示例系統(tǒng)，該第一集成電路B生成具有電源感生抖動(dòng)的時(shí)鐘信號(hào)，該電源感生抖動(dòng)基于從第二集成電路A提供的電源電壓。集成電路A包括接口電路1101、時(shí)鐘網(wǎng)絡(luò)電路1103以及時(shí)鐘發(fā)射器電路1105。集成電路B包括接口電路1102、時(shí)鐘網(wǎng)絡(luò)電路1104以及時(shí)鐘接收器電路1106。將電源電壓VDDA提供給接口電路1101和時(shí)鐘網(wǎng)絡(luò)1103。電源電壓VDDA可以在集成電路A中生成或者從外部源被提供給集成電路A。時(shí)鐘網(wǎng)絡(luò)1103中的一個(gè)或多個(gè)時(shí)鐘緩沖器電路吸取源自電源電壓VDDA的電流。電源電壓VDDA可能具有電源噪聲，該電源噪聲使得時(shí)鐘網(wǎng)絡(luò)電路1103中的時(shí)鐘緩沖器電路在時(shí)鐘信號(hào)CLKA中生成電源感生抖動(dòng) (PSIJ)。將電源電壓VDDB提供給接口電路1102。電源電壓VDDB可以在集成電路B中生成或者從外部源被提供給集成電路B。通過外部導(dǎo)體S12將電源電壓VDDA從集成電路A提供到集成電路B。將電源電壓VDDA提供給集成電路B中的時(shí)鐘網(wǎng)絡(luò)1104。對(duì)時(shí)鐘信號(hào)CLK2進(jìn)行緩沖以生成時(shí)鐘信號(hào)CLKB的時(shí)鐘網(wǎng)絡(luò)1104中的時(shí)鐘緩沖器電路中的一個(gè)或多個(gè)吸取源自電源電壓VDDA的電流。時(shí)鐘網(wǎng)絡(luò)1104可以具有接收不同的電源電壓的一個(gè)或多個(gè)時(shí)鐘緩沖器電路。在圖12A中，時(shí)鐘網(wǎng)絡(luò)1104基于電源電壓VDDA中的電源噪聲而在CLKB中生成的 PSIJ基本上與時(shí)鐘網(wǎng)絡(luò)1103基于VDDA中的電源噪聲而在CLKA中生成的PSIJ匹配。集成電路A和集成電路B中的PSIJ在特定電源噪聲頻率范圍內(nèi)基本上共同地影響時(shí)鐘信號(hào) CLKA和CLKB。作為結(jié)果，減小了 CLKA和CLKB中的任何PSIJ的影響，其(類似于圖IlA和圖IlB的技術(shù))通過使PSIJ基本上為共同的來改善了接口電路1101或1102準(zhǔn)確地捕獲導(dǎo)體S9上的具有PSIJ的數(shù)據(jù)信號(hào)的能力。圖12B圖示了具有第一集成電路B的另一示例系統(tǒng)，該第一集成電路B生成具有電源感生抖動(dòng)的時(shí)鐘信號(hào)，該電源感生抖動(dòng)基于使用從第二集成電路A提供的第二電源電壓來生成的第一電源電壓。集成電路A包括接口電路1101、時(shí)鐘網(wǎng)絡(luò)電路1103以及時(shí)鐘發(fā)射器電路1105。集成電路B包括接口電路1102、時(shí)鐘網(wǎng)絡(luò)電路1104、時(shí)鐘接收器電路1106 以及調(diào)節(jié)器電路1201。在圖12B的實(shí)施例中，通過外部導(dǎo)體S 12將電源電壓VDDA從集成電路A提供到調(diào)節(jié)器電路1201。調(diào)節(jié)器電路1201可以是例如DC-DC轉(zhuǎn)換器電路或另一類型的調(diào)節(jié)器電路。調(diào)節(jié)器電路1201使用源自電源電壓VDDA的電流來生成輸出電源電壓VDDAB。調(diào)節(jié)器電路1201在電源電壓VDDAB中生成的電源噪聲與VDDA中的電源噪聲匹配。將調(diào)節(jié)器1201 選擇為具有在感興趣的系統(tǒng)電源噪聲頻率范圍內(nèi)使VDDA中的大部分或所有電源噪聲通過到VDDAB的噪聲帶寬。調(diào)節(jié)器電路1201可以生成大于、小于或等于電源電壓VDDA的電源電壓VDDAB。將電源電壓VDDAB提供給時(shí)鐘網(wǎng)絡(luò)1104。對(duì)時(shí)鐘信號(hào)CLK2進(jìn)行緩沖以生成時(shí)鐘信號(hào)CLKB的時(shí)鐘網(wǎng)絡(luò)1104中的時(shí)鐘緩沖器電路中的一個(gè)或多個(gè)吸取源自電源電壓VDDAB 的電流。在圖12B中，時(shí)鐘網(wǎng)絡(luò)1104基于電源電壓VDDAB中的電源噪聲而在CLKB中生成的PSIJ基本上與時(shí)鐘網(wǎng)絡(luò)1103基于VDDA中的電源噪聲而在CLKA中生成的PSIJ匹配。 在圖12B的系統(tǒng)中，電源電壓VDDAB和VDDA中的電源噪聲在特定電源噪聲頻率范圍內(nèi)基本上共同地影響時(shí)鐘信號(hào)CLKA和CLKB。作為結(jié)果，減輕了 CLKA和CLKB中的任何PSIJ的影響，并且改善了接口電路1101或1102捕獲導(dǎo)體S9上的具有PSIJ的數(shù)據(jù)信號(hào)的能力。圖13A圖示了具有兩個(gè)集成電路A和集成電路B的示例系統(tǒng)，每個(gè)集成電路生成具有電源感生抖動(dòng)的時(shí)鐘信號(hào)，該電源感生抖動(dòng)基于從這兩個(gè)集成電路外部的源提供的共同電源電壓。集成電路A包括接口電路1101、時(shí)鐘網(wǎng)絡(luò)電路1103以及時(shí)鐘發(fā)射器電路 1105。集成電路B包括接口電路1102、時(shí)鐘網(wǎng)絡(luò)電路1104以及時(shí)鐘接收器電路1106。接口電路1101接收電源電壓VDDA，并且接口電路1102接收電源電壓VDDB。電源電壓VDDCOM由集成電路A和集成電路B外部的源生成。通過外部導(dǎo)體S13將電源電壓 VDDCOM提供給集成電路A和集成電路B兩者，如圖13A所示。對(duì)時(shí)鐘信號(hào)CLK進(jìn)行緩沖以生成時(shí)鐘信號(hào)CLKA的時(shí)鐘網(wǎng)絡(luò)1103中的時(shí)鐘緩沖器電路中的一個(gè)或多個(gè)吸取源自電源電壓VDDCOM的電流。對(duì)時(shí)鐘信號(hào)CLK2進(jìn)行緩沖以生成時(shí)鐘信號(hào)CLKB的時(shí)鐘網(wǎng)絡(luò)1104中的時(shí)鐘緩沖器電路中的一個(gè)或多個(gè)吸取源自電源電壓 VDDCOM的電流。如果電源電壓VDDCOM具有電源噪聲，則時(shí)鐘網(wǎng)絡(luò)1103生成具有基于VDDCOM中的任何電源噪聲的PSIJ的時(shí)鐘信號(hào)CLKA，并且時(shí)鐘網(wǎng)絡(luò)1104生成具有基于VDDCOM中的任何電源噪聲的PSIJ的時(shí)鐘信號(hào)CLKB。在圖13A中，時(shí)鐘網(wǎng)絡(luò)1104基于電源電壓VDDCOM中的電源噪聲而在CLKB中生成的PSIJ基本上與時(shí)鐘網(wǎng)絡(luò)1103基于VDDCOM中的電源噪聲而在 CLKA中生成的PSIJ匹配。在圖13A中，電源電壓VDDCOM中的電源噪聲在特定電源噪聲頻率范圍內(nèi)基本上共同地影響時(shí)鐘信號(hào)CLKA和CLKB。圖13B圖示了具有集成電路的示例系統(tǒng)，該集成電路生成具有電源感生抖動(dòng)的時(shí)鐘信號(hào)，該電源感生抖動(dòng)基于使用從外部源提供的電源電壓來生成的電源電壓。圖13B的系統(tǒng)包括集成電路A和集成電路B。集成電路A包括接口電路1101、時(shí)鐘網(wǎng)絡(luò)電路1103、時(shí)鐘發(fā)射器電路1105以及調(diào)節(jié)器電路1301。集成電路B包括接口電路1102、時(shí)鐘網(wǎng)絡(luò)電路 1104以及時(shí)鐘接收器電路1106。在圖1 的實(shí)施例中，通過外部導(dǎo)體S13將電源電壓VDDCOM從集成電路A和集成電路B外部的源提供到集成電路A和集成電路B。將VDDCOM提供到調(diào)節(jié)器電路1301的輸入。調(diào)節(jié)器電路1301使用源自電源電壓VDDCOM的電流來生成輸出電源電壓VDDC0MA。如果VDDCOM包含電源噪聲，則調(diào)節(jié)器電路1301在電源電壓VDDC0MA中生成電源噪聲，其在系統(tǒng)電源噪聲頻率范圍內(nèi)基本上與VDDCOM中的電源噪聲匹配。將調(diào)節(jié)器1301選擇為具有在感興趣的系統(tǒng)電源噪聲頻率范圍內(nèi)使VDDCOM中的大部分或所有電源噪聲通過到VDDC0MA 的噪聲帶寬。調(diào)節(jié)器電路1301可以生成大于、小于或等于電源電壓VDDCOM的電源電壓VDDCOMA。將電源電壓VDDCOMA提供給時(shí)鐘網(wǎng)絡(luò)1103。對(duì)時(shí)鐘信號(hào)CLK進(jìn)行緩沖以生成時(shí)鐘信號(hào)CLKA的時(shí)鐘網(wǎng)絡(luò)1103中的時(shí)鐘緩沖器電路中的一個(gè)或多個(gè)吸取源自電源電壓 VDDCOMA的電流。還將電源電壓VDDCOM提供給時(shí)鐘網(wǎng)絡(luò)1104。對(duì)時(shí)鐘信號(hào)CLK2進(jìn)行緩沖以生成時(shí)鐘信號(hào)CLKB的時(shí)鐘網(wǎng)絡(luò)1104中的時(shí)鐘緩沖器電路中的一個(gè)或多個(gè)吸取源自電源電壓 VDDCOM的電流。在圖13B中，時(shí)鐘網(wǎng)絡(luò)1104基于電源電壓VDDCOM中的電源噪聲而在CLKB中生成的PSIJ基本上與時(shí)鐘網(wǎng)絡(luò)1103基于VDDCOMA中的電源噪聲而在CLKA中生成的PSIJ匹配。 在圖1 中，電源電壓VDDCOM和VDDCOMA中的電源噪聲在特定電源噪聲頻率范圍內(nèi)基本上共同地影響時(shí)鐘信號(hào)CLKA和CLKB。圖13C圖示了具有集成電路的另一示例系統(tǒng)，該集成電路生成具有電源感生抖動(dòng)的時(shí)鐘信號(hào)，該電源感生抖動(dòng)基于使用從外部源提供的電源電壓來生成的電源電壓。圖13C 的系統(tǒng)包括集成電路A和集成電路B。集成電路A包括接口電路1101、時(shí)鐘網(wǎng)絡(luò)電路1103 以及時(shí)鐘發(fā)射器電路1105。集成電路B包括接口電路1102、時(shí)鐘網(wǎng)絡(luò)電路1104、時(shí)鐘接收器電路1106以及調(diào)節(jié)器電路1302。在圖13C的實(shí)施例中，將VDDCOM提供到調(diào)節(jié)器電路1302的輸入。調(diào)節(jié)器電路1302 使用源自電源電壓VDDCOM的電流來生成輸出電源電壓VDDC0MB。如果VDDCOM包含電源噪聲，則調(diào)節(jié)器電路1302在電源電壓VDDC0MB中生成的電源噪聲與VDDCOM中的電源噪聲匹配。將調(diào)節(jié)器1302選擇為具有在感興趣的系統(tǒng)電源噪聲頻率范圍內(nèi)使VDDCOM中的大部分或所有電源噪聲通過到VDDC0MB的噪聲帶寬。調(diào)節(jié)器電路1302可以生成大于、小于或等于電源電壓VDDCOM的電源電壓VDDC0MB。將電源電壓VDDCOM提供給時(shí)鐘網(wǎng)絡(luò)1103。對(duì)時(shí)鐘信號(hào)CLK進(jìn)行緩沖以生成時(shí)鐘信號(hào)CLKA的時(shí)鐘網(wǎng)絡(luò)1103中的時(shí)鐘緩沖器電路中的一個(gè)或多個(gè)吸取源自電源電壓VDDCOM 的電流。將電源電壓VDDC0MB提供給時(shí)鐘網(wǎng)絡(luò)1104。對(duì)時(shí)鐘信號(hào)CLK2進(jìn)行緩沖以生成時(shí)鐘信號(hào)CLKB的時(shí)鐘網(wǎng)絡(luò)1104中的時(shí)鐘緩沖器電路中的一個(gè)或多個(gè)吸取源自電源電壓 VDDC0MB的電流。在圖13C中，時(shí)鐘網(wǎng)絡(luò)1104基于電源電壓VDDC0MB中的電源噪聲而在CLKB中生成的PSIJ基本上與時(shí)鐘網(wǎng)絡(luò)1103基于VDDCOM中的電源噪聲而在CLKA中生成的PSIJ匹配。在圖13C中，電源電壓VDDCOM和VDDC0MB中的電源噪聲在特定電源噪聲頻率范圍內(nèi)基本上共同地影響時(shí)鐘信號(hào)CLKA和CLKB。圖14圖示了具有兩個(gè)集成電路的示例系統(tǒng)，每個(gè)集成電路生成具有PSIJ的時(shí)鐘信號(hào)，該P(yáng)SIJ基于從這兩個(gè)集成電路中的另一個(gè)提供的電源電壓。圖14的系統(tǒng)包括集成電路A和集成電路B。集成電路A包括接口電路1101、時(shí)鐘網(wǎng)絡(luò)電路1103以及時(shí)鐘發(fā)射器電路1105。集成電路B包括接口電路1102、時(shí)鐘網(wǎng)絡(luò)電路1104以及時(shí)鐘接收器電路1106。電源電壓VDDA可以在集成電路A中生成或者從外部源被提供給集成電路A。將電源電壓VDDA提供給時(shí)鐘網(wǎng)絡(luò)1103中的時(shí)鐘緩沖器電路1103B。還通過外部導(dǎo)體S15將電源電壓VDDA提供給集成電路B。將電源電壓VDDA提供給時(shí)鐘網(wǎng)絡(luò)1104中的時(shí)鐘緩沖器電路 1104B。電源電壓VDDB可以在集成電路B中生成或者從外部源被提供給集成電路B。將電源電壓VDDB提供給時(shí)鐘網(wǎng)絡(luò)1104中的時(shí)鐘緩沖器電路1104A。還通過外部導(dǎo)體S14將電源電壓VDDB提供給集成電路A。將電源電壓VDDB提供給時(shí)鐘網(wǎng)絡(luò)1103中的時(shí)鐘緩沖器電路 1103A。時(shí)鐘緩沖器電路1103A-110;3B對(duì)時(shí)鐘信號(hào)CLK進(jìn)行緩沖以生成時(shí)鐘信號(hào)CLKA。時(shí)鐘緩沖器電路1103A吸取源自電源電壓VDDB的電流，并且時(shí)鐘緩沖器電路110!3Β吸取源自電源電壓VDDA的電流。時(shí)鐘網(wǎng)絡(luò)1103向時(shí)鐘信號(hào)CLKA添加基于電源電壓VDDA和VDDB 中的電源噪聲的PSIJ。時(shí)鐘網(wǎng)絡(luò)1103還可以具有附加的時(shí)鐘緩沖器電路以及圖14中未示出的其他電路。時(shí)鐘緩沖器電路1104A-1104B對(duì)時(shí)鐘信號(hào)CLK2進(jìn)行緩沖以生成時(shí)鐘信號(hào)CLKB。 時(shí)鐘緩沖器電路1104A吸取源自電源電壓VDDB的電流，并且時(shí)鐘緩沖器電路1104B吸取源自電源電壓VDDA的電流。時(shí)鐘網(wǎng)絡(luò)1104向時(shí)鐘信號(hào)CLKB添加基于電源電壓VDDA和VDDB 中的電源噪聲的PSIJ。時(shí)鐘網(wǎng)絡(luò)1104還可以具有附加的時(shí)鐘緩沖器電路以及圖14中未示出的其他電路。在圖14中，時(shí)鐘網(wǎng)絡(luò)1104基于電源電壓VDDA和VDDB中的電源噪聲而在CLKB中生成的PSIJ基本上與時(shí)鐘網(wǎng)絡(luò)1103基于VDDA和VDDB中的電源噪聲而在CLKA中生成的 PSIJ匹配。在圖14中，電源電壓VDDA和VDDB中的電源噪聲在特定電源噪聲頻率范圍內(nèi)基本上共同地影響時(shí)鐘信號(hào)CLKA和CLKB?？梢曰谌缦虑疤岫鴮?shí)現(xiàn)替代性實(shí)施例，即當(dāng)用于時(shí)鐘緩沖和分配時(shí)兩個(gè)集成電路器件上的電源噪聲是基本上共享的(在傳輸頻率限制內(nèi))，從而通過使絕大部分抖動(dòng)在兩個(gè)集成電路器件之間為共同的而最小化了 PSIJ的系統(tǒng)影響。這種替代性實(shí)施例可以包括(例如使用片外時(shí)鐘緩沖器)在兩個(gè)集成電路器件之間進(jìn)行時(shí)鐘分配的替代性技術(shù)，等寸。已經(jīng)出于圖示和描述的目的而呈現(xiàn)了對(duì)示例性實(shí)施例的前述描述。前述描述并非旨在作為對(duì)在此公開的示例的窮舉或限制。在某些實(shí)例中，實(shí)施例的特定特征可以在不對(duì)應(yīng)地使用所闡明的其他特征的情況下采用。在不脫離權(quán)利要求書范圍的情況下，根據(jù)上述闡述的很多修改、替換和變更都是可能的。
2權(quán)利要求
1.一種系統(tǒng)，包括第一集成電路器件，包括可調(diào)延遲電路和第一接口電路，其中將第一時(shí)鐘信號(hào)提供給所述可調(diào)延遲電路以產(chǎn)生延遲的時(shí)鐘信號(hào)，其中將所述延遲的時(shí)鐘信號(hào)提供給所述第一接口電路；以及第二集成電路器件，包括第二接口電路，用以經(jīng)由至少一個(gè)信號(hào)線路與所述第一集成電路器件傳遞數(shù)據(jù)；以及電源電壓感應(yīng)電路，用以向所述第一集成電路器件提供噪聲信號(hào)，其中所述噪聲信號(hào)表明所述第二集成電路器件的電源電壓中的噪聲；以及其中所述可調(diào)延遲電路基于所述噪聲信號(hào)來調(diào)整所述延遲的時(shí)鐘信號(hào)的延遲。
2.根據(jù)權(quán)利要求1的系統(tǒng)，其中所述第一集成電路器件進(jìn)一步包括用以向所述第二集成電路器件輸出第二時(shí)鐘信號(hào)的時(shí)鐘驅(qū)動(dòng)器，其中所述第二時(shí)鐘信號(hào)是從所述第一時(shí)鐘信號(hào)導(dǎo)出的，其中所述第二集成電路器件從所述第一集成電路器件接收所述第二時(shí)鐘信號(hào)， 其中所述第二時(shí)鐘信號(hào)由所述第二集成電路器件用來導(dǎo)出用于對(duì)由所述第二接口電路進(jìn)行的數(shù)據(jù)傳遞進(jìn)行鐘控的第三時(shí)鐘信號(hào)，并且其中所述第二集成電路器件包括用以從所述第二時(shí)鐘信號(hào)導(dǎo)出所述第三時(shí)鐘信號(hào)的內(nèi)部時(shí)鐘緩沖器。
3.根據(jù)權(quán)利要求1的系統(tǒng)，其中使用第二時(shí)鐘信號(hào)來鐘控由所述第二接口電路進(jìn)行的數(shù)據(jù)傳遞，并且其中所述第二集成電路器件包括鎖相環(huán)或延遲鎖定環(huán)中的至少一個(gè)以生成所述第二時(shí)鐘信號(hào)。
4.根據(jù)權(quán)利要求1的系統(tǒng)，其中所述第一集成電路器件進(jìn)一步包括用以向所述第二集成電路器件中的時(shí)鐘接收器輸出第二時(shí)鐘信號(hào)作為差分時(shí)鐘信號(hào)的時(shí)鐘驅(qū)動(dòng)器，其中所述第二時(shí)鐘信號(hào)是從所述第一時(shí)鐘信號(hào)導(dǎo)出的，其中所述電源電壓感應(yīng)電路耦合到所述時(shí)鐘接收器的輸入端，其中所述電源電壓感應(yīng)電路通過所述差分時(shí)鐘信號(hào)的共模電壓的變化來向所述第一集成電路器件傳送所述噪聲信號(hào)，并且其中所述電源電壓是用于將第三時(shí)鐘信號(hào)從所述時(shí)鐘接收器提供到所述第二接口電路的內(nèi)部時(shí)鐘緩沖器的電壓源。
5.根據(jù)權(quán)利要求1的系統(tǒng)，其中所述電源電壓感應(yīng)電路通過差分信號(hào)來將所述噪聲信號(hào)提供給所述第一集成電路器件。
6.根據(jù)權(quán)利要求1的系統(tǒng)，其中所述電源電壓感應(yīng)電路向所述第一集成電路器件提供單端噪聲信號(hào)。
7.根據(jù)權(quán)利要求1的系統(tǒng)，其中所述電源電壓感應(yīng)電路向所述第一集成電路器件提供表明所述電源電壓中的噪聲的第一噪聲信號(hào)，其中所述電源電壓感應(yīng)電路向所述第一集成電路器件提供表明所述第二集成電路器件的接地電壓中的噪聲的第二噪聲信號(hào)，并且其中所述可調(diào)延遲電路基于所述第一噪聲信號(hào)和第二噪聲信號(hào)來調(diào)整所述延遲的時(shí)鐘信號(hào)的延遲。
8.根據(jù)權(quán)利要求1的系統(tǒng)，其中由所述電源電壓感應(yīng)電路向所述第一集成電路器件提供的所述噪聲信號(hào)表明所述電源電壓中的噪聲減去所述第二集成電路器件的接地電壓中的噪聲。
9.根據(jù)權(quán)利要求1的系統(tǒng)，其中所述第二集成電路器件進(jìn)一步包括耦合到所述電源電壓感應(yīng)電路的第三接口電路，并且所述電源電壓感應(yīng)電路通過跨耦合到所述第三接口電路的外部數(shù)據(jù)線路傳送的差分?jǐn)?shù)據(jù)信號(hào)的共模電壓的變化來向所述第一集成電路器件傳送所述噪聲信號(hào)。
10.根據(jù)權(quán)利要求1的系統(tǒng)，其中所述電源電壓感應(yīng)電路通過跨耦合到所述第二接口電路的外部數(shù)據(jù)線路傳送的差分?jǐn)?shù)據(jù)信號(hào)的共模電壓的變化來向所述第一集成電路器件傳送所述噪聲信號(hào)。
11.根據(jù)權(quán)利要求1的系統(tǒng)，其中所述電源電壓感應(yīng)電路通過跨第一外部信號(hào)線路傳送的差分時(shí)鐘信號(hào)的共模電壓的變化來向所述第一集成電路器件傳送所述噪聲信號(hào)，并且其中所述第一接口電路跨第二外部信號(hào)線路向所述第二接口電路傳送寫入數(shù)據(jù)。
12.根據(jù)權(quán)利要求1的系統(tǒng)，其中所述第二集成電路器件進(jìn)一步包括耦合到所述電源電壓感應(yīng)電路的第三接口電路，并且所述電源電壓感應(yīng)電路通過耦合到所述第三接口電路的數(shù)據(jù)屏蔽管腳來向所述第一集成電路器件傳送所述噪聲信號(hào)。
13.根據(jù)權(quán)利要求1的系統(tǒng)，其中所述第二集成電路器件進(jìn)一步包括耦合到所述電源電壓感應(yīng)電路的第三接口電路，并且所述電源電壓感應(yīng)電路通過跨耦合到所述第三接口電路的外部控制線路傳送的差分控制信號(hào)的共模電壓的變化來向所述第一集成電路器件傳送所述噪聲信號(hào)。
14.根據(jù)權(quán)利要求1的系統(tǒng)，其中所述電源電壓感應(yīng)電路包括耦合到電容器的第一電阻器和第二電阻器，并且其中所述電容器耦合到所述電源電壓。
15.根據(jù)權(quán)利要求14的系統(tǒng)，其中所述第一電阻器耦合到所述第二集成電路器件上的時(shí)鐘接收器的第一輸入，所述第二電阻器耦合到所述時(shí)鐘接收器的第二輸入，所述電源電壓感應(yīng)電路通過差分時(shí)鐘信號(hào)的共模電壓的變化來向所述第一集成電路器件傳送所述噪聲信號(hào)，并且所述差分時(shí)鐘信號(hào)是從所述第一時(shí)鐘信號(hào)導(dǎo)出的并被傳送到所述時(shí)鐘接收器的所述第一輸入和第二輸入。
16.根據(jù)權(quán)利要求1的系統(tǒng)，其中所述第一集成電路器件進(jìn)一步包括耦合為接收所述噪聲信號(hào)的電阻器、從所述電阻器接收所述噪聲信號(hào)的低通濾波器以及耦合到所述低通濾波器的放大器，并且其中所述放大器使得所述可調(diào)延遲電路基于從所述噪聲信號(hào)生成的低通濾波的放大信號(hào)來改變所述延遲的時(shí)鐘信號(hào)的延遲。
17.根據(jù)權(quán)利要求16的系統(tǒng)，其中所述第一集成電路器件進(jìn)一步包括向所述第二集成電路器件輸出第二時(shí)鐘信號(hào)的時(shí)鐘驅(qū)動(dòng)器，其中所述第二時(shí)鐘信號(hào)是從所述第一時(shí)鐘信號(hào)導(dǎo)出的，并且其中所述電阻器耦合到所述時(shí)鐘驅(qū)動(dòng)器的輸出。
18.根據(jù)權(quán)利要求1的系統(tǒng)，其中所述電源電壓感應(yīng)電路包括差分放大器、耦合到所述差分放大器的第一輸入和所述電源電壓的第一電容器以及耦合到所述差分放大器的第二輸入和接地電壓的第二電容器。
19.根據(jù)權(quán)利要求1的系統(tǒng)，其中所述第一集成電路器件進(jìn)一步包括向所述第二集成電路器件輸出信號(hào)的驅(qū)動(dòng)器、耦合到所述驅(qū)動(dòng)器的輸出的電阻器、耦合到所述電阻器的第一放大器、耦合到所述第一放大器的低通濾波器以及耦合到所述低通濾波器的第二放大器，并且其中所述第二放大器基于在所述第一放大器處接收的所述噪聲信號(hào)來改變所述可調(diào)延遲電路向所述延遲的時(shí)鐘信號(hào)提供的延遲。
20.根據(jù)權(quán)利要求1的系統(tǒng)，其中所述第二集成電路器件進(jìn)一步包括耦合為與所述第一集成電路器件傳遞差分信號(hào)的第三接口電路，并且其中所述電源電壓感應(yīng)電路通過所述差分信號(hào)的共模電壓來將所述噪聲信號(hào)提供給所述第一集成電路器件。
21.根據(jù)權(quán)利要求1的系統(tǒng)，其中所述電源電壓感應(yīng)電路向所述第一集成電路器件提供表明電源電壓中的在第一共模電壓之上的噪聲的第一噪聲信號(hào)，其中接地電壓感應(yīng)電路向所述第一集成電路器件提供表明所述第二集成電路器件的接地電壓中的在第二共模電壓之上的噪聲的第二噪聲信號(hào)，并且其中所述可調(diào)延遲電路基于所述第一噪聲信號(hào)和第二噪聲信號(hào)來調(diào)整所述延遲的時(shí)鐘信號(hào)的延遲。
22.根據(jù)權(quán)利要求21的系統(tǒng)，其中所述電源電壓感應(yīng)電路包括耦合到第一電容器的第一電阻器和第二電阻器，其中所述接地電壓感應(yīng)電路包括耦合到第二電容器的第三電阻器和第四電阻器，其中所述第一電容器耦合為接收所述電源電壓，并且其中所述第二電容器耦合為接收所述接地電壓。
23.根據(jù)權(quán)利要求1的系統(tǒng)，其中所述第一集成電路器件包括存儲(chǔ)器控制器，并且所述第二集成電路器件包括存儲(chǔ)器。
24.根據(jù)權(quán)利要求1的系統(tǒng)，其中所述第一集成電路器件和第二集成電路器件接收頻率參考時(shí)鐘信號(hào)并補(bǔ)償所述頻率參考時(shí)鐘信號(hào)之間的相位差。
25.根據(jù)權(quán)利要求1的系統(tǒng)，其中所述系統(tǒng)是具有單向時(shí)鐘信號(hào)的源同步系統(tǒng)。
26.一種系統(tǒng)，包括第一集成電路，包括接收器和第一時(shí)鐘網(wǎng)絡(luò)，其中由延遲電路和所述第一時(shí)鐘網(wǎng)絡(luò)將第一時(shí)鐘信號(hào)驅(qū)動(dòng)到所述接收器作為延遲的時(shí)鐘信號(hào)；以及第二集成電路，包括發(fā)射器和第二時(shí)鐘網(wǎng)絡(luò)，其中使用第一外部互連和所述第二時(shí)鐘網(wǎng)絡(luò)將所述第一時(shí)鐘信號(hào)驅(qū)動(dòng)到所述發(fā)射器作為第二時(shí)鐘信號(hào)，其中所述發(fā)射器通過第二外部互連向所述接收器傳送數(shù)據(jù)信號(hào)，并且其中所述延遲電路按照至少基于所述第一外部互連的延遲、所述第二外部互連的延遲以及在所述第一時(shí)鐘網(wǎng)絡(luò)的延遲和第二時(shí)鐘網(wǎng)絡(luò)的延遲之間的差異的總和的延遲來延遲所述延遲的時(shí)鐘信號(hào)。
27.根據(jù)權(quán)利要求沈的系統(tǒng)，其中所述延遲電路是第三外部互連。
28.根據(jù)權(quán)利要求27的系統(tǒng)，其中所述第三外部互連具有到所述第一集成電路的可調(diào)終止連接。
29.根據(jù)權(quán)利要求沈的系統(tǒng)，其中所述延遲電路包括電感器和電容器。
30.根據(jù)權(quán)利要求沈的系統(tǒng)，其中所述延遲電路是所述第一集成電路內(nèi)部的可調(diào)延遲電路。
31.根據(jù)權(quán)利要求沈的系統(tǒng)，其中所述延遲電路的所述延遲由寄存器設(shè)置調(diào)整。
32.根據(jù)權(quán)利要求沈的系統(tǒng)，其中所述延遲電路按照以下延遲來延遲所述延遲的時(shí)鐘信號(hào)以使得響應(yīng)于使得所述發(fā)射器傳送所述數(shù)據(jù)信號(hào)中的每個(gè)比特的所述第一時(shí)鐘信號(hào)的循環(huán)而由所述接收器捕獲所述數(shù)據(jù)信號(hào)中的所述比特。
33.根據(jù)權(quán)利要求沈的系統(tǒng)，其中所述第二集成電路進(jìn)一步包括用以向所述第一集成電路提供噪聲信號(hào)的電源電壓感應(yīng)電路，其中所述噪聲信號(hào)表明所述第二集成電路的電源電壓中的噪聲；以及其中所述第一集成電路進(jìn)一步包括所述第一時(shí)鐘網(wǎng)絡(luò)中的可調(diào)延遲電路，所述可調(diào)延遲電路基于所述噪聲信號(hào)來調(diào)整所述延遲的時(shí)鐘信號(hào)的延遲。
34.一種集成電路，包括可調(diào)延遲電路，其中將第一時(shí)鐘信號(hào)提供給可調(diào)延遲電路以產(chǎn)生延遲的時(shí)鐘信號(hào)；以及經(jīng)由至少一個(gè)管腳傳遞信號(hào)的接口電路，其中將所述延遲的時(shí)鐘信號(hào)提供給所述接口電路，其中所述集成電路接收外部提供的、表明電源電壓中的噪聲的噪聲信號(hào)，并且其中所述可調(diào)延遲電路基于所述外部提供的噪聲信號(hào)來調(diào)整所述延遲的時(shí)鐘信號(hào)的延遲。
35.根據(jù)權(quán)利要求34的集成電路，其中所述集成電路接收第一外部提供的、表明所述電源電壓中的噪聲的噪聲信號(hào)，其中所述集成電路接收第二外部提供的、表明接地電壓中的噪聲的噪聲信號(hào)，并且其中所述可調(diào)延遲電路基于所述第一外部提供的噪聲信號(hào)和第二外部提供的噪聲信號(hào)來調(diào)整所述延遲的時(shí)鐘信號(hào)的延遲。
36.根據(jù)權(quán)利要求34的集成電路，進(jìn)一步包括時(shí)鐘驅(qū)動(dòng)器，用以向管腳輸出第二時(shí)鐘信號(hào)作為差分時(shí)鐘信號(hào)，其中所述第二時(shí)鐘信號(hào)是從所述第一時(shí)鐘信號(hào)導(dǎo)出的，并且其中通過所述差分時(shí)鐘信號(hào)的共模電壓的變化來向所述集成電路傳送所述外部提供的噪聲信號(hào)。
37.根據(jù)權(quán)利要求34的集成電路，進(jìn)一步包括低通濾波器，耦合為接收所述外部提供的噪聲信號(hào)；以及放大器，耦合到所述低通濾波器，其中所述放大器使得所述可調(diào)延遲電路基于所述外部提供的噪聲信號(hào)來改變所述延遲的時(shí)鐘信號(hào)的延遲。
38.根據(jù)權(quán)利要求34的集成電路，進(jìn)一步包括差分信令管腳對(duì)，其中所述可調(diào)延遲電路對(duì)通過所述差分信令管腳對(duì)傳送的共模電壓進(jìn)行響應(yīng)。
39.一種第一集成電路，包括接收器，用以通過第一外部互連從第二集成電路上的發(fā)射器接收數(shù)據(jù)信號(hào)；以及第一時(shí)鐘網(wǎng)絡(luò)，其中通過延遲電路和所述第一時(shí)鐘網(wǎng)絡(luò)將第一時(shí)鐘信號(hào)驅(qū)動(dòng)到所述接收器以生成延遲的時(shí)鐘信號(hào)，其中通過第二外部互連和所述第二集成電路上的第二時(shí)鐘網(wǎng)絡(luò)將所述第一時(shí)鐘信號(hào)驅(qū)動(dòng)到所述發(fā)射器作為第二時(shí)鐘信號(hào)，并且其中所述延遲電路按照至少基于所述第一外部互連的延遲、所述第二外部互連的延遲以及在所述第一時(shí)鐘網(wǎng)絡(luò)的延遲和第二時(shí)鐘網(wǎng)絡(luò)的延遲之間的差異的總和的延遲來延遲所述延遲的時(shí)鐘信號(hào)。
40.根據(jù)權(quán)利要求39的第一集成電路，其中所述延遲電路是第三外部互連，并且所述第三外部互連具有到所述第一集成電路的可調(diào)終止連接。
41.根據(jù)權(quán)利要求39的第一集成電路，其中所述延遲電路按照以下延遲來延遲所述延遲的時(shí)鐘信號(hào)以使得響應(yīng)于使得所述發(fā)射器傳送所述數(shù)據(jù)信號(hào)中的每個(gè)比特的所述第一時(shí)鐘信號(hào)的循環(huán)而由所述接收器捕獲所述數(shù)據(jù)信號(hào)中的所述比特。
42.根據(jù)權(quán)利要求39的第一集成電路，其中所述延遲電路是可調(diào)延遲電路。
43.根據(jù)權(quán)利要求39的第一集成電路，其中所述延遲電路是所述第一集成電路中的電壓控制延遲線。
44.根據(jù)權(quán)利要求39的第一集成電路，其中所述延遲電路是由寄存器設(shè)置控制的可編程延遲線。
45.一種集成電路，包括電源電壓感應(yīng)電路，用以提供跨第一管腳的第一共模電壓中的第一噪聲信號(hào)，其中所述第一噪聲信號(hào)表明所述集成電路的電源電壓中的噪聲；以及接地電壓感應(yīng)電路，用以提供跨第二管腳的第二共模電壓中的第二噪聲信號(hào)，其中所述第二噪聲信號(hào)表明所述集成電路的接地電壓中的噪聲。
46.根據(jù)權(quán)利要求45的集成電路，進(jìn)一步包括第一接口電路，耦合到所述電源電壓感應(yīng)電路，其中所述電源電壓感應(yīng)電路通過與所述第一接口電路傳遞的所述第一共模電壓的變化來傳送所述第一噪聲信號(hào)；以及第二接口電路，耦合到所述接地電壓感應(yīng)電路，其中所述接地電壓感應(yīng)電路通過與所述第二接口電路傳遞的所述第二共模電壓的變化來傳送所述第二噪聲信號(hào)。
47.根據(jù)權(quán)利要求46的集成電路，進(jìn)一步包括第三接口電路，其向時(shí)鐘網(wǎng)絡(luò)傳送第一時(shí)鐘信號(hào)，其中所述時(shí)鐘網(wǎng)絡(luò)向所述第一接口電路和第二接口電路傳送從所述第一時(shí)鐘信號(hào)導(dǎo)出的第二時(shí)鐘信號(hào)，并且其中所述時(shí)鐘網(wǎng)絡(luò)接收所述電源電壓和所述接地電壓。
48.根據(jù)權(quán)利要求45的集成電路，其中所述電源電壓感應(yīng)電路包括耦合到電容器的第一電阻器和第二電阻器，并且其中所述電容器耦合到所述電源電壓。
49.一種方法，包括生成基于第一集成電路的電源電壓中的噪聲而變化的第一噪聲信號(hào)；基于所述第一噪聲信號(hào)調(diào)整提供給第二集成電路中的延遲的時(shí)鐘信號(hào)的延遲；以及在所述第一集成電路上的第一接口電路與所述第二集成電路上的第二接口電路之間傳遞數(shù)據(jù)，其中將所述延遲的時(shí)鐘信號(hào)提供給所述第二接口電路。
50.根據(jù)權(quán)利要求49的方法，進(jìn)一步包括生成基于所述第一集成電路上的接地電壓中的噪聲而變化的第二噪聲信號(hào)，其中調(diào)整提供給所述延遲的時(shí)鐘信號(hào)的延遲進(jìn)一步包括基于所述第一噪聲信號(hào)和基于所述第二噪聲信號(hào)來調(diào)整提供給所述延遲的時(shí)鐘信號(hào)的所述延遲。
51.根據(jù)權(quán)利要求49的方法，其中生成基于第一集成電路的電源電壓中的噪聲而變化的第一噪聲信號(hào)進(jìn)一步包括基于所述第一集成電路的所述電源電壓中的噪聲減去接地電壓中的噪聲而變化的所述第一噪聲信號(hào)。
52.根據(jù)權(quán)利要求49的方法，進(jìn)一步包括通過差分信號(hào)的共模電壓的變化來向所述第二集成電路傳送所述第一噪聲信號(hào)。
53.根據(jù)權(quán)利要求49的方法，進(jìn)一步包括向所述第二集成電路傳送所述第一噪聲信號(hào)作為單端信號(hào)。
54.根據(jù)權(quán)利要求49的方法，其中所述延遲的時(shí)鐘信號(hào)是從第二時(shí)鐘信號(hào)導(dǎo)出的，其中將從所述第二時(shí)鐘信號(hào)導(dǎo)出的第三時(shí)鐘信號(hào)從所述第二集成電路傳送到所述第一集成電路，并且其中將從所述第三時(shí)鐘信號(hào)導(dǎo)出的第四時(shí)鐘信號(hào)提供給所述第一接口電路。
55.一種方法，包括使用第一集成電路上的延遲電路和第一時(shí)鐘網(wǎng)絡(luò)來向所述第一集成電路上的接收器傳送第一時(shí)鐘信號(hào)作為延遲的時(shí)鐘信號(hào)；使用第一外部互連和第二集成電路上的第二時(shí)鐘網(wǎng)絡(luò)向所述第二集成電路上的發(fā)射器傳送所述第一時(shí)鐘信號(hào)作為第二時(shí)鐘信號(hào)，通過第二外部互連將數(shù)據(jù)信號(hào)從所述發(fā)射器傳送到所述接收器，并且其中所述延遲電路按照至少基于所述第一外部互連的延遲、所述第二外部互連的延遲以及在所述第一時(shí)鐘網(wǎng)絡(luò)的延遲和第二時(shí)鐘網(wǎng)絡(luò)的延遲之間的差異的總和的延遲來延遲所述延遲的時(shí)鐘信號(hào)。
56.根據(jù)權(quán)利要求55的方法，其中所述延遲電路具有可調(diào)延遲。
57.根據(jù)權(quán)利要求55的方法，其中所述延遲電路是延遲線。
58.根據(jù)權(quán)利要求55的方法，其中所述延遲電路是第三外部互連。
59.一種系統(tǒng)，包括第一集成電路器件，包括第一內(nèi)部時(shí)鐘緩沖器電路，其吸取源自第一電源電壓的電流，所述第一內(nèi)部時(shí)鐘緩沖器電路用以提供第一內(nèi)部時(shí)鐘信號(hào)；以及第一接口電路，用以相對(duì)于所述第一內(nèi)部時(shí)鐘信號(hào)同步地輸出數(shù)據(jù)；以及第二集成電路器件，包括第二內(nèi)部時(shí)鐘緩沖器電路，其吸取源自所述第一電源電壓的電流，所述第二內(nèi)部時(shí)鐘緩沖器電路用以生成第二內(nèi)部時(shí)鐘信號(hào)；以及第二接口電路，用以相對(duì)于所述第二內(nèi)部時(shí)鐘信號(hào)同步地接收數(shù)據(jù)。
60.根據(jù)權(quán)利要求59的系統(tǒng)，其中經(jīng)由導(dǎo)體，所述第一電源電壓對(duì)于所述第一集成電路器件和第二集成電路器件是共同的。
61.根據(jù)權(quán)利要求59的系統(tǒng)，其中所述第一集成電路器件和第二集成電路器件中的至少一個(gè)進(jìn)一步包括調(diào)節(jié)器電路，所述調(diào)節(jié)器電路使用所述第一電源電壓來生成第二電源電壓，從而使得相應(yīng)的第一內(nèi)部時(shí)鐘緩沖器電路和第二內(nèi)部時(shí)鐘緩沖器電路之一經(jīng)由所述第二電源電壓吸取源自所述第一電源電壓的電流。
62.根據(jù)權(quán)利要求59的系統(tǒng)，其中所述第一集成電路器件和第二集成電路器件中的至少一個(gè)吸取來自從所述第一電源電壓導(dǎo)出的第二電源電壓的電流。
63.根據(jù)權(quán)利要求59的系統(tǒng)，其中將所述第一電源電壓從所述第一集成電路器件和第二集成電路器件外部的源提供到所述第一集成電路器件和所述第二集成電路器件。
64.根據(jù)權(quán)利要求59的系統(tǒng)，其中所述第一集成電路器件進(jìn)一步包括時(shí)鐘接收器電路，其中所述第一內(nèi)部時(shí)鐘信號(hào)是從在所述時(shí)鐘接收器電路處接收的外部定時(shí)信號(hào)導(dǎo)出的，并且其中所述外部定時(shí)信號(hào)由所述第二集成電路器件提供。
65.根據(jù)權(quán)利要求59的系統(tǒng)，其中所述第二集成電路器件進(jìn)一步包括時(shí)鐘接收器電路，其中所述第二內(nèi)部時(shí)鐘信號(hào)是從在所述時(shí)鐘接收器電路處接收的外部定時(shí)信號(hào)導(dǎo)出的，并且其中所述外部定時(shí)信號(hào)由所述第一集成電路器件提供。
66.根據(jù)權(quán)利要求59的系統(tǒng)，其中所述第一集成電路器件和第二集成電路器件之一是存儲(chǔ)器器件并且所述第一集成電路器件和第二集成電路器件中的另一個(gè)是控制器器件。
67.一種第一集成電路，包括第一時(shí)鐘緩沖器電路，其吸取源自第一電源電壓的電流，所述第一時(shí)鐘緩沖器電路用以提供第一內(nèi)部時(shí)鐘信號(hào)；以及接口電路，用以相對(duì)于所述第一內(nèi)部時(shí)鐘信號(hào)同步地向第二集成電路輸出數(shù)據(jù)，其中所述第二集成電路相對(duì)于第二內(nèi)部時(shí)鐘信號(hào)同步地接收所述數(shù)據(jù)，其中所述第二內(nèi)部時(shí)鐘信號(hào)由第二時(shí)鐘緩沖器電路生成，所述第二時(shí)鐘緩沖器電路吸取源自所述第一電源電壓的電流。
68.根據(jù)權(quán)利要求67的第一集成電路，其中所述第一時(shí)鐘緩沖器電路的延遲特性相對(duì)于所述第一電源電壓中存在的噪聲而變化。
69.根據(jù)權(quán)利要求67的第一集成電路，其中所述第一電源電壓在所述第二集成電路中生成。
70.根據(jù)權(quán)利要求67的第一集成電路，其中所述第一時(shí)鐘緩沖器電路是片上時(shí)鐘分配網(wǎng)絡(luò)的一部分。
71.根據(jù)權(quán)利要求67的第一集成電路，其中所述第一集成電路和第二集成電路中的至少一個(gè)進(jìn)一步包括調(diào)節(jié)器電路，所述調(diào)節(jié)器電路使用所述第一電源電壓來生成第二電源電壓，從而使得相應(yīng)的第一時(shí)鐘緩沖器電路和第二時(shí)鐘緩沖器電路之一經(jīng)由所述第二電源電壓吸取源自所述第一電源電壓的電流。
72.根據(jù)權(quán)利要求67的第一集成電路，其中所述接口電路吸取來自從所述第一電源電壓導(dǎo)出的第二電源電壓的電流。
73.根據(jù)權(quán)利要求67的第一集成電路，其中將所述第一電源電壓從所述第一集成電路和第二集成電路外部的源提供到所述第一集成電路和所述第二集成電路。
74.根據(jù)權(quán)利要求67的第一集成電路，其中所述第一集成電路進(jìn)一步包括時(shí)鐘接收器電路，其中所述第一內(nèi)部時(shí)鐘信號(hào)是從在所述時(shí)鐘接收器電路處接收的外部定時(shí)信號(hào)導(dǎo)出的，并且其中所述外部定時(shí)信號(hào)由所述第二集成電路提供。
75.根據(jù)權(quán)利要求67的第一集成電路，其中所述第二集成電路進(jìn)一步包括時(shí)鐘接收器電路，其中所述第二內(nèi)部時(shí)鐘信號(hào)是從在所述時(shí)鐘接收器電路處接收的外部定時(shí)信號(hào)導(dǎo)出的，并且其中所述外部定時(shí)信號(hào)由所述第一集成電路提供。
76.根據(jù)權(quán)利要求67的第一集成電路，其中所述第一集成電路和第二集成電路之一是存儲(chǔ)器器件并且所述第一集成電路和第二集成電路中的另一個(gè)是控制器器件。
77.一種第一集成電路，包括第一時(shí)鐘緩沖器電路，其吸取源自第一電源電壓的電流，所述第一時(shí)鐘緩沖器電路用以提供第一內(nèi)部時(shí)鐘信號(hào)；以及接口電路，用以相對(duì)于所述第一內(nèi)部時(shí)鐘信號(hào)同步地從第二集成電路接收數(shù)據(jù)，其中所述第二集成電路相對(duì)于第二內(nèi)部時(shí)鐘信號(hào)同步地向所述第一集成電路傳送所述數(shù)據(jù)，其中所述第二內(nèi)部時(shí)鐘信號(hào)由第二時(shí)鐘緩沖器電路生成，所述第二時(shí)鐘緩沖器電路吸取源自所述第一電源電壓的電流。
78.根據(jù)權(quán)利要求77的第一集成電路，其中經(jīng)由導(dǎo)體，所述第一電源電壓對(duì)于所述第一集成電路和第二集成電路是共同的。
79.根據(jù)權(quán)利要求77的第一集成電路，其中所述第一集成電路和第二集成電路中的至少一個(gè)進(jìn)一步包括調(diào)節(jié)器電路，所述調(diào)節(jié)器電路使用所述第一電源電壓來生成第二電源電壓，從而使得相應(yīng)的第一時(shí)鐘緩沖器電路和第二時(shí)鐘緩沖器電路之一經(jīng)由所述第二電源電壓吸取源自所述第一電源電壓的電流。
80.根據(jù)權(quán)利要求77的第一集成電路，其中所述接口電路吸取來自從所述第一電源電壓導(dǎo)出的第二電源電壓的電流。
81.根據(jù)權(quán)利要求77的第一集成電路，其中將所述第一電源電壓從所述第一集成電路和第二集成電路外部的源提供到所述第一集成電路和所述第二集成電路。
82.根據(jù)權(quán)利要求77的第一集成電路，其中所述第一集成電路進(jìn)一步包括時(shí)鐘接收器電路，其中所述第一內(nèi)部時(shí)鐘信號(hào)是從在所述時(shí)鐘接收器電路處接收的外部定時(shí)信號(hào)導(dǎo)出的，并且其中所述外部定時(shí)信號(hào)由所述第二集成電路提供。
83.根據(jù)權(quán)利要求77的第一集成電路，其中所述第二集成電路進(jìn)一步包括時(shí)鐘接收器電路，其中所述第二內(nèi)部時(shí)鐘信號(hào)是從在所述時(shí)鐘接收器電路處接收的外部定時(shí)信號(hào)導(dǎo)出的，并且其中所述外部定時(shí)信號(hào)由所述第一集成電路提供。
84.根據(jù)權(quán)利要求77的第一集成電路，其中所述第一時(shí)鐘緩沖器電路的延遲特性相對(duì)于所述第一電源電壓中存在的噪聲而變化。
85.根據(jù)權(quán)利要求77的第一集成電路，其中所述第一電源電壓在所述第二集成電路中生成。
86.一種操作第一集成電路器件的方法，所述方法包括吸取第一時(shí)鐘緩沖器電路中的電流以提供第一內(nèi)部時(shí)鐘信號(hào)，其中所述電流源自第一電源電壓；以及相對(duì)于所述第一內(nèi)部時(shí)鐘信號(hào)同步地與第二集成電路器件傳遞數(shù)據(jù)，其中所述第二集成電路器件相對(duì)于第二時(shí)鐘信號(hào)同步地與所述第一集成電路器件傳送所述數(shù)據(jù)，其中所述第二時(shí)鐘信號(hào)由第二時(shí)鐘緩沖器電路生成，所述第二時(shí)鐘緩沖器電路吸取源自所述第一電源電壓的電流。
87.根據(jù)權(quán)利要求86的方法，其中經(jīng)由導(dǎo)體，所述第一電源電壓對(duì)于所述第一集成電路器件和第二集成電路器件是共同的。
88.根據(jù)權(quán)利要求86的方法，進(jìn)一步包括使用所述第一電源電壓來生成第二電源電壓，從而使得相應(yīng)的第一時(shí)鐘緩沖器電路和第二時(shí)鐘緩沖器電路之一經(jīng)由所述第二電源電壓吸取源自所述第一電源電壓的電流。
89.根據(jù)權(quán)利要求86的方法，進(jìn)一步包括吸取來自從所述第一電源電壓導(dǎo)出的第二電源電壓的所述第一集成電路器件和第二集成電路器件中的至少一個(gè)中的電流。
90.根據(jù)權(quán)利要求86的方法，進(jìn)一步包括從所述第一集成電路器件和第二集成電路器件外部的源在所述第一集成電路器件和在所述第二集成電路器件處接收所述第一電源電壓。
91.根據(jù)權(quán)利要求86的方法，進(jìn)一步包括使用所述第一集成電路器件中的時(shí)鐘接收器電路來從外部定時(shí)信號(hào)生成所述第一內(nèi)部時(shí)鐘信號(hào)，其中所述外部定時(shí)信號(hào)由所述第二集成電路器件提供。
92.根據(jù)權(quán)利要求86的方法，進(jìn)一步包括使用所述第二集成電路器件中的時(shí)鐘接收器電路來從外部定時(shí)信號(hào)生成所述第二時(shí)鐘信號(hào)，其中所述外部定時(shí)信號(hào)由所述第一集成電路器件提供。
93.根據(jù)權(quán)利要求86的方法，其中所述第一電源電壓在所述第二集成電路器件中生成。
94.根據(jù)權(quán)利要求86的方法，其中所述第一時(shí)鐘緩沖器電路的延遲特性相對(duì)于所述第一電源電壓中存在的噪聲而變化。
全文摘要
第一集成電路(IC)具有可調(diào)延遲電路和第一接口電路。將第一時(shí)鐘信號(hào)提供給可調(diào)延遲電路以產(chǎn)生提供給第一接口電路的延遲的時(shí)鐘信號(hào)。第二IC具有電源電壓感應(yīng)電路以及與第一IC傳遞數(shù)據(jù)的第二接口電路。電源電壓感應(yīng)電路向第一IC提供表明第二IC的電源電壓中的噪聲的噪聲信號(hào)。可調(diào)延遲電路基于該噪聲信號(hào)來調(diào)整延遲的時(shí)鐘信號(hào)的延遲。在其他實(shí)施例中，邊緣著色的時(shí)鐘信號(hào)通過使得高頻抖動(dòng)在集成電路(IC)之間為共同的來減小高頻抖動(dòng)在IC之間的數(shù)據(jù)傳輸中的影響。在其他實(shí)施例中，使用電源電壓來生成多個(gè)IC上的時(shí)鐘信號(hào)。
文檔編號(hào)H04L25/02GK102460972SQ201080028508
公開日2012年5月16日 申請(qǐng)日期2010年5月31日 優(yōu)先權(quán)日2009年6月30日
發(fā)明者B·利博威茲, J·澤布, P·巴特拉 申請(qǐng)人:拉姆伯斯公司