專(zhuān)利名稱(chēng)：一種適用于高速成像系統(tǒng)的數(shù)據(jù)采集、編碼和存儲(chǔ)方法
技術(shù)領(lǐng)域：
本發(fā)明涉及適用于高速成像系統(tǒng)的數(shù)據(jù)采集、編碼和存儲(chǔ)方法，尤其涉及采用了 SPOC(System on Programmable Chip)技術(shù)的成像系統(tǒng)的數(shù)據(jù)采集、編碼和存儲(chǔ)方法。
背景技術(shù)：
如今成像系統(tǒng)在航空航天、天文觀測(cè)、生物醫(yī)學(xué)、工業(yè)、農(nóng)業(yè)等領(lǐng)域得到了十分廣 泛的應(yīng)用。尤其是軍事國(guó)防、天文觀測(cè)、農(nóng)業(yè)信息化等領(lǐng)域的發(fā)展和深入，對(duì)成像系統(tǒng)的成 像速度、成像質(zhì)量提出了越來(lái)越高的要求。高性能成像系統(tǒng)的研究無(wú)論是對(duì)于國(guó)民經(jīng)濟(jì)增 長(zhǎng)以及科學(xué)研究的促進(jìn)都具有十分重要的意義。隨著SOPC技術(shù)的日益成熟，SOPC結(jié)合了 SOC和PLD、FPGA各自的優(yōu)點(diǎn)，一般具備 以下基本特征至少包含一個(gè)嵌入式處理器內(nèi)核；具有小容量片內(nèi)高速RAM資源；豐富的IP Core資源可供選擇；足夠的片上可編程邏輯資源；處理器調(diào)試接口和FPGA編程接口 ；可能 包含部分可編程模擬電路；單芯片、低功耗、微封裝。人們可以靈活定制滿足需要的嵌入式 處理器(NI0S II)，也可以應(yīng)用VHDL語(yǔ)言設(shè)計(jì)自定義外設(shè)備。Avalon總線為各種外設(shè)之間 的互相訪問(wèn)提供了方便的接口，極大地提高了 SOPC系統(tǒng)在各種場(chǎng)合應(yīng)用的靈活性。SOPC技 術(shù)應(yīng)用于嵌入式成像系統(tǒng)把以往成像系統(tǒng)中CPU、傳感器控制器和AD控制電路于一塊FPGA 內(nèi)，提高了圖像采集系統(tǒng)設(shè)計(jì)的設(shè)計(jì)效率，針對(duì)不同的傳感器只需修改傳感器驅(qū)動(dòng)時(shí)序就 可以實(shí)現(xiàn)圖像采集。同時(shí)通過(guò)數(shù)據(jù)編碼、自定義DMA控制器和并行處理三種途徑提高了圖 像采集傳輸速度。

發(fā)明內(nèi)容
基于目前成像系統(tǒng)在不同領(lǐng)域的應(yīng)用需求，我們提出一種適用于高速成像系統(tǒng)的 數(shù)據(jù)采集、編碼和存儲(chǔ)方法，該成像系統(tǒng)包括圖像采集、數(shù)據(jù)編碼和數(shù)據(jù)存儲(chǔ)三大功能模塊 部分；其特征在于該方法應(yīng)用SOPC技術(shù)實(shí)現(xiàn)高速圖像采集，通過(guò)數(shù)據(jù)編碼、自定義DMA控 制器和并行處理三種途徑提高圖像數(shù)據(jù)的采集和傳輸速度；在SOPC系統(tǒng)中嵌入圖像傳感 器控制器IP核實(shí)現(xiàn)曝光控制、像素?cái)?shù)據(jù)讀出、AD變換和數(shù)據(jù)存儲(chǔ)；并且在一塊FPGA上應(yīng)用 AVALON總線技術(shù)集成了軟核處理器、網(wǎng)卡控制器、SDRAM控制器、圖像傳感器控制器和ΡΙ0。優(yōu)選地，所述成像系統(tǒng)包括FPGA及其配置電路、圖像傳感器、差分放大電路，AD、 網(wǎng)卡、存儲(chǔ)器FLASH，SDRAM和電源這些模塊，其中FPGA負(fù)責(zé)系統(tǒng)任務(wù)調(diào)度和圖像采集時(shí)序 控制，圖像傳感器在FPGA的控制下進(jìn)行可編程曝光，差分放大電路負(fù)責(zé)模擬信號(hào)處理，把 傳感器輸出的模擬信號(hào)與AD變換電路的輸入電平進(jìn)行匹配變換，AD變換電路把差分放大 后的模擬信號(hào)變換為12位數(shù)字信號(hào)，網(wǎng)卡完成嵌入式系統(tǒng)和主控計(jì)算機(jī)之間的數(shù)據(jù)和命 令交換，F(xiàn)LASH用作嵌入式系統(tǒng)程序存儲(chǔ)器，SDRAM用作數(shù)據(jù)存儲(chǔ)器緩存一幀圖像，電源模 塊為上述模塊提供恒壓輸出電源。優(yōu)選地，所述方法應(yīng)用模塊化設(shè)計(jì)以針對(duì)不同的圖像傳感器靈活應(yīng)用，其通過(guò)CPU 讀寫(xiě)傳感器控制器內(nèi)部寄存器的值以實(shí)現(xiàn)可編程曝光和像素讀出。
優(yōu)選地，所述成像系統(tǒng)支持單路或雙路讀出像素?cái)?shù)據(jù)。當(dāng)采用雙路讀出像素?cái)?shù)據(jù) 時(shí)，可以提高成像速度。優(yōu)選地，當(dāng)10位或12位的數(shù)字信號(hào)從AD送出時(shí)，數(shù)據(jù)編碼模塊把2個(gè)10位或12 位的數(shù)字信號(hào)通過(guò)簡(jiǎn)單的邏輯處理壓縮為3個(gè)8位的數(shù)字信號(hào)進(jìn)行存儲(chǔ)。這可以提高系統(tǒng) 存儲(chǔ)空間的利用率，同時(shí)降低單幀圖形的數(shù)據(jù)量。優(yōu)選地，該方法還包括應(yīng)用SOPC技術(shù)實(shí)現(xiàn)自定義DMA控制器，在圖像數(shù)據(jù)存儲(chǔ)過(guò) 程中省略FIFO緩存，使得AD輸出的數(shù)字信號(hào)直接進(jìn)入DMA，當(dāng)數(shù)據(jù)緩存到一定數(shù)目，DMA主 動(dòng)把數(shù)據(jù)存儲(chǔ)至SDRAM中。這減輕了 CPU的工作負(fù)荷，提高了系統(tǒng)的實(shí)時(shí)響應(yīng)效率。優(yōu)選地，所述SDRAM中有兩塊緩存負(fù)責(zé)暫存圖像數(shù)據(jù)，其中一塊負(fù)責(zé)存儲(chǔ)正在采 集的圖像，另外一塊緩存存儲(chǔ)正在通過(guò)以太網(wǎng)傳輸?shù)纳弦粠瑘D像，以實(shí)現(xiàn)所述并行處理。這 樣有利于提高系統(tǒng)的工作效率。


圖1為本發(fā)明的適用于高速成像系統(tǒng)的數(shù)據(jù)采集、編碼和存儲(chǔ)方法中的CMOS成像 系統(tǒng)總體設(shè)計(jì)框圖；圖2為本發(fā)明的適用于高速成像系統(tǒng)的數(shù)據(jù)采集、編碼和存儲(chǔ)方法中的成像系統(tǒng) 工作流程圖；圖3為本發(fā)明的適用于高速成像系統(tǒng)的數(shù)據(jù)采集、編碼和存儲(chǔ)方法中的圖像采集 功能模塊圖；圖4為本發(fā)明的適用于高速成像系統(tǒng)的數(shù)據(jù)采集、編碼和存儲(chǔ)方法中的曝光時(shí)間 控制時(shí)序圖；圖5為本發(fā)明的適用于高速成像系統(tǒng)的數(shù)據(jù)采集、編碼和存儲(chǔ)方法中的像素讀出 時(shí)序示意圖；圖6為本發(fā)明的適用于高速成像系統(tǒng)的數(shù)據(jù)采集、編碼和存儲(chǔ)方法中的圖像數(shù)據(jù) 編碼時(shí)序圖；圖7為本發(fā)明的適用于高速成像系統(tǒng)的數(shù)據(jù)采集、編碼和存儲(chǔ)方法中的圖像數(shù)據(jù) 存儲(chǔ)原理框圖；圖8為本發(fā)明的適用于高速成像系統(tǒng)的數(shù)據(jù)采集、編碼和存儲(chǔ)方法中的自定義 DMA原理框圖。
具體實(shí)施例方式本發(fā)明提出一種基于SOPC技術(shù)的高速成像系統(tǒng)，其中以LUPA4000為圖像傳感器。 成像系統(tǒng)由圖像采集、數(shù)據(jù)編碼和數(shù)據(jù)存儲(chǔ)三大功能模塊部分組成。圖像采集部分完成原 始圖像數(shù)據(jù)采集，由圖像傳感器、傳感器控制器和AD變換電路組成。數(shù)據(jù)編碼模塊完成原 始數(shù)據(jù)編碼，提高存儲(chǔ)器單元的有效利用率。數(shù)據(jù)存儲(chǔ)模塊完成圖像數(shù)據(jù)緩存，當(dāng)一幅圖像 采集完成后，圖像數(shù)據(jù)通過(guò)以太網(wǎng)傳輸至主控計(jì)算機(jī)，成像系統(tǒng)的存儲(chǔ)模塊由SDRAM組成， 為了達(dá)到高速網(wǎng)絡(luò)傳輸，圖像數(shù)據(jù)在SDRAM中按照以太網(wǎng)幀格式進(jìn)行存儲(chǔ)，在圖像數(shù)據(jù)傳 輸時(shí)直接把SDRAM中的數(shù)據(jù)送入網(wǎng)卡就完成圖像數(shù)據(jù)發(fā)送。嵌入式成像系統(tǒng)由嵌入式CPU、Avalon總線、圖像傳感器控制器、存儲(chǔ)器和以太網(wǎng)控制器等組成。CPU采用NIOS II軟核處理器，主要負(fù)責(zé)系統(tǒng)任務(wù)調(diào)度。主設(shè)備(CPU、DMA) 和從設(shè)備之間通過(guò)Avalon總線進(jìn)行數(shù)據(jù)交換。傳感器控制器負(fù)責(zé)驅(qū)動(dòng)圖像傳感器和AD正 常工作，壓縮原始數(shù)字信號(hào)然后把數(shù)字信號(hào)存儲(chǔ)在SDRAM中，每當(dāng)一幀圖像存儲(chǔ)完成后產(chǎn) 生一個(gè)中斷告訴CPU —幀圖像采集完成，當(dāng)CPU收到中斷信號(hào)后，通過(guò)以太網(wǎng)把一幀圖像傳 到上位機(jī)進(jìn)行存儲(chǔ)顯示或圖像處理，控制器開(kāi)始下一幀圖像采集。SDRAM中有兩塊緩存負(fù)責(zé) 暫存圖像數(shù)據(jù)，其中一塊負(fù)責(zé)存儲(chǔ)正在采集的圖像，另外一塊緩存存儲(chǔ)正在通過(guò)以太網(wǎng)傳 輸?shù)纳弦粠瑘D像。嵌入式系統(tǒng)和上位機(jī)之間應(yīng)用以太網(wǎng)進(jìn)行命令和數(shù)據(jù)交換，以太網(wǎng)的應(yīng) 用極大地提高了圖像采集終端分布的靈活性，采集終端可以方便地通過(guò)以太網(wǎng)和主機(jī)進(jìn)行 數(shù)據(jù)交換。系統(tǒng)的總體結(jié)構(gòu)如錯(cuò)誤！未找到引用源。所示。由于SDRAM中有兩塊緩存，所以圖像采集和數(shù)據(jù)傳輸可以并行執(zhí)行，這樣提高 了系統(tǒng)的工作效率。當(dāng)傳感器控制器收到曝光指令后，即曝光時(shí)間寄存器的地址信號(hào) (ADRESS)、寫(xiě)信號(hào)(WRITE)、片選(CHIPSELECT)均有效時(shí)，傳感器進(jìn)入曝光狀態(tài)，內(nèi)部計(jì)數(shù) 器開(kāi)始計(jì)數(shù)，當(dāng)計(jì)數(shù)器達(dá)到預(yù)定值后，傳感器曝光結(jié)束然后進(jìn)入像素讀取、壓縮和數(shù)據(jù)存儲(chǔ) 狀態(tài)。當(dāng)一副圖像存儲(chǔ)完成后，判斷上一幀圖像是否通過(guò)以太網(wǎng)已經(jīng)傳輸至上位機(jī)，若完成 則產(chǎn)生圖像傳輸中斷，告知CPU進(jìn)行下一幀圖像傳輸。若上一幀圖像還沒(méi)有傳輸完成則進(jìn) 入等待狀態(tài)，直到傳輸完成，圖像采集系統(tǒng)可以進(jìn)入下一幀曝光，如此循環(huán)。系統(tǒng)的工作流 程圖如錯(cuò)誤！未找到引用源。所示?；赟OPC技術(shù)的嵌入式圖像采集系統(tǒng)完成圖像采集、數(shù)據(jù)編碼壓縮、數(shù)據(jù)存儲(chǔ)和 數(shù)據(jù)傳輸。最終圖像數(shù)據(jù)通過(guò)以太網(wǎng)傳輸?shù)缴衔粰C(jī)進(jìn)行圖像顯示和圖像處理。影響圖像 采集速度的因素很多，一般有傳感器像素輸出速度、AD轉(zhuǎn)換速率、壓縮速率、存儲(chǔ)速率和網(wǎng) 絡(luò)傳輸速度等。本發(fā)明通過(guò)以下幾個(gè)方面大大提高了圖像采集控制系統(tǒng)的速度通過(guò)簡(jiǎn)單 數(shù)據(jù)壓縮減少一幀圖像的數(shù)據(jù)量；通過(guò)自定義DMA減少圖像數(shù)據(jù)的緩存級(jí)數(shù)和減少CPU的 工作任務(wù)，每一幀圖像產(chǎn)生一次中斷，使得CPU的絕大部分時(shí)間都可用于網(wǎng)絡(luò)傳輸；通過(guò) 在SDRAM中開(kāi)辟兩幀圖像的存儲(chǔ)空間，圖像采集和以太網(wǎng)傳輸可以并行操作；同時(shí)通過(guò)優(yōu) 化網(wǎng)絡(luò)傳輸協(xié)議等技術(shù)手段可以提高網(wǎng)絡(luò)傳輸速度，從而提高整個(gè)成像系統(tǒng)的數(shù)據(jù)傳輸速 率。本發(fā)明在LUPA4000高速CMOS成像系統(tǒng)上進(jìn)行了實(shí)現(xiàn)，本發(fā)明提出的圖像采集系統(tǒng)的 設(shè)計(jì)方案對(duì)高速成像系統(tǒng)的研制和應(yīng)用具有一定的借鑒意義。下面分模塊詳細(xì)說(shuō)明本發(fā)明。圖像采集圖像采集包括曝光和像素讀出兩個(gè)過(guò)程，一般傳感器都支持曝光和像素讀出串行 操作。本設(shè)計(jì)方案在CYPRESS公司的LUPA4000高速CMOS成像系統(tǒng)上進(jìn)行了實(shí)現(xiàn)，這里以 LUPA4000CM0S圖像傳感器為例介紹圖像采集過(guò)程的實(shí)現(xiàn)。驅(qū)動(dòng)電路為傳感器正常工作提供 除電源以外的所有驅(qū)動(dòng)信號(hào)，包括同步時(shí)鐘、曝光控制信號(hào)和像素讀出信號(hào)。傳感器驅(qū)動(dòng)電 路由快門(mén)、像素讀出控制器、時(shí)鐘分配模塊和控制模塊組成，如錯(cuò)誤！未找到引用源。所示。 控制模塊有一個(gè)32位Avalon從端口負(fù)責(zé)傳感器控制器和Avalon總線進(jìn)行數(shù)據(jù)交換，控制 曝光模塊和像素讀出模塊的工作狀態(tài)。當(dāng)控制模塊收到曝光指令和曝光時(shí)間后，通過(guò)內(nèi)部 計(jì)數(shù)器把曝光時(shí)間轉(zhuǎn)換為邏輯電平輸出至快門(mén)，快門(mén)收到控制模塊發(fā)來(lái)的曝光指令后進(jìn) 入曝光狀態(tài)，驅(qū)動(dòng)傳感器進(jìn)行曝光。當(dāng)曝光結(jié)束后，控制模塊進(jìn)入像素讀出狀態(tài)，像素讀出 有效標(biāo)志位READPIXEL信號(hào)變?yōu)楦唠娖剑?dāng)預(yù)定像素讀取完成后，控制模塊進(jìn)入空閑狀態(tài)，等待下一次CPU的曝光指令。傳感器的工作狀態(tài)通過(guò)狀態(tài)機(jī)控制，傳感器包括等待狀態(tài)、曝 光狀態(tài)和像素讀出狀態(tài)。當(dāng)WRITE，CHIPSELECT和ADDRESS信號(hào)均為傳感器曝光時(shí)間寄存 器時(shí)，傳感器進(jìn)入曝光狀態(tài)，內(nèi)部計(jì)數(shù)器開(kāi)始計(jì)數(shù)，當(dāng)計(jì)數(shù)器達(dá)到預(yù)定值后，傳感器跳出曝 光狀態(tài)，進(jìn)入像素讀出狀態(tài)，當(dāng)像素讀取完成，傳感器回到等待狀態(tài)。控制器內(nèi)部寄存器包括曝光時(shí)間寄存器，讀出行數(shù)寄存器，讀出列數(shù)寄存器，DMA 目標(biāo)地址寄存器，中斷復(fù)位寄存器。當(dāng)CPU把曝光時(shí)間、讀出行數(shù)和讀出列數(shù)都寫(xiě)入相應(yīng)的 寄存器后，快門(mén)開(kāi)始驅(qū)動(dòng)傳感器在RESETCM0S信號(hào)的下降沿開(kāi)始曝光，當(dāng)曝光結(jié)束后采樣 信號(hào)SAMPLE變?yōu)楦唠娖?，傳感器在SAMPLE信號(hào)的上升沿存儲(chǔ)每個(gè)像素點(diǎn)上的模擬值。當(dāng)傳感器曝光結(jié)束后傳感器進(jìn)入像素讀取狀態(tài)，模擬信號(hào)讀出后直接進(jìn)入AD變 換電路，經(jīng)過(guò)AD變換后輸出的數(shù)字信號(hào)進(jìn)行簡(jiǎn)單數(shù)據(jù)壓縮后送入自定義DMA，然后寫(xiě)入 SDRAM中。像素一般按行讀出，當(dāng)SYNC_X信號(hào)脈沖觸發(fā)傳感器內(nèi)部計(jì)數(shù)器，傳感器依次輸出 一行像素模擬值，在CLOCK-X信號(hào)的上升沿挨個(gè)輸出一行像素的模擬信號(hào)，等待該模擬信 號(hào)穩(wěn)定以后，輸出一個(gè)AD_CL0CK信號(hào)，在AD_CL0CK的上升沿把該模擬信號(hào)送入AD變換電 路，經(jīng)過(guò)兩個(gè)時(shí)鐘周期后，即在AD_READ信號(hào)的上升沿AD輸出變換后的10位或12位的數(shù) 字信號(hào)，接著把該數(shù)字信號(hào)送入數(shù)據(jù)編碼模塊。數(shù)據(jù)編碼當(dāng)10位或12位的數(shù)字信號(hào)從AD送出時(shí)，若直接進(jìn)入DMA則必須按照16位的寬度 來(lái)存儲(chǔ)，因?yàn)镹IOS II CPU只支持8的整數(shù)倍的數(shù)據(jù)寬度，所以高四位沒(méi)有合理應(yīng)用，數(shù)據(jù) 壓縮模塊就是把2個(gè)12位的數(shù)字信號(hào)通過(guò)簡(jiǎn)單的邏輯處理壓縮為3個(gè)8位的數(shù)字信號(hào)進(jìn) 行存儲(chǔ)。其工作時(shí)序如錯(cuò)誤！未找到引用源。所示。AD輸出的10位或12位的數(shù)字信號(hào)在 輸出同步信號(hào)的上升沿保持穩(wěn)定，并且在上升沿送入壓縮模塊。壓縮模塊內(nèi)部有六個(gè)8位 寄存器。第一個(gè)12位數(shù)字信號(hào)DO的高八位寫(xiě)入內(nèi)部第一個(gè)寄存器中，低四位存入第三個(gè) 寄存器的低四位。第二個(gè)12位的數(shù)字信號(hào)Dl的高八位存入內(nèi)部第二個(gè)寄存器中，低四位 存入第三個(gè)存儲(chǔ)器的高四位。壓縮后d0 = DO (11.. 4)，dl = Dl (11.. 4), d2 = [DO (3. . 0) Dl (3. . 0)]。當(dāng)存儲(chǔ)第三個(gè)和第四個(gè)AD輸出的12位數(shù)字信號(hào)時(shí)，壓縮模塊在輸出同步時(shí)鐘 信號(hào)的上升沿把內(nèi)部前三個(gè)寄存器的值存儲(chǔ)到自定義DMA的緩存中。第三個(gè)和第四個(gè)12 位寬的AD輸出信號(hào)按照前面所述的壓縮方法存儲(chǔ)到壓縮模塊的后三個(gè)寄存器中，依此類(lèi) 推。經(jīng)過(guò)簡(jiǎn)單的數(shù)據(jù)編碼壓縮，AD模塊輸出的數(shù)字信號(hào)量變?yōu)樵瓉?lái)的四分之三。數(shù)據(jù)存儲(chǔ)對(duì)圖像系統(tǒng)而言，傳統(tǒng)的數(shù)據(jù)傳輸、存儲(chǔ)一般采用這樣的流程:AD輸出的數(shù)據(jù)首 先經(jīng)過(guò)FIFO緩存，一定時(shí)間后CPU啟動(dòng)DMA，DMA先把FIFO中的數(shù)據(jù)讀入自己的緩存中，然 后再寫(xiě)入SDRAM中，如錯(cuò)誤！未找到引用源。所示。若采用這種設(shè)計(jì)方法，完成數(shù)據(jù)存儲(chǔ)往 往需要經(jīng)過(guò)兩級(jí)緩存。本設(shè)計(jì)通過(guò)把AD輸出的12位數(shù)字信號(hào)先經(jīng)過(guò)簡(jiǎn)單的數(shù)據(jù)壓縮，再 直接寫(xiě)入自定義DMA中，然后主動(dòng)寫(xiě)入SDRAM中，這樣減少了傳統(tǒng)數(shù)據(jù)存儲(chǔ)的一個(gè)緩存的步 驟，同時(shí)減少了 CPU頻繁啟動(dòng)DMA的任務(wù)，有效緩減了 CPU的處理任務(wù)，CPU只負(fù)責(zé)和上位 機(jī)通過(guò)以太網(wǎng)進(jìn)行數(shù)據(jù)交換。本設(shè)計(jì)通過(guò)優(yōu)化DMA減少了一級(jí)數(shù)據(jù)緩存，數(shù)據(jù)壓縮模塊可 以直接把壓縮后的8位數(shù)據(jù)在輸出同步時(shí)鐘的上升沿寫(xiě)入DMA的緩存，每當(dāng)有IOM個(gè)字節(jié) 寫(xiě)入緩存后，自定義的DMA控制器將一次性地把這些數(shù)據(jù)寫(xiě)入SDRAM中。自定義DMA中有4092*8位的緩存，緩存內(nèi)部有一個(gè)寫(xiě)指針和一個(gè)讀指針，每存儲(chǔ)一個(gè)8位數(shù)據(jù)，寫(xiě)指針自動(dòng)加一，當(dāng)緩存中每寫(xiě)入IOM個(gè)數(shù)據(jù)后，自動(dòng)連續(xù)寫(xiě)IOM個(gè)字節(jié)， 即按照256*32位寫(xiě)入到SDRAM中，目標(biāo)基地址在傳感器初始化時(shí)通過(guò)從端口寫(xiě)入內(nèi)部寄 存器，讀指針和目標(biāo)地址自動(dòng)加4。自定義DMA的功能框圖如錯(cuò)誤！未找到引用源。所示， 自定義DMA作為一個(gè)主設(shè)備掛在Avalon總線上，主要負(fù)責(zé)把緩存中的數(shù)據(jù)寫(xiě)入SDRAM中， 該主端口只需滿足主端口寫(xiě)操作就可以了。主端口寫(xiě)操作需要同步時(shí)鐘信號(hào)CLK、地址線 ADDRESS、寫(xiě)指令WRITE、數(shù)據(jù)總線WRITEDATA和總線返回忙信號(hào)WAITREQUESET。在CLK信號(hào) 的上升沿，目的地址、寫(xiě)數(shù)據(jù)和寫(xiě)指令都升為有效值，當(dāng)目的設(shè)備為忙時(shí)，交換機(jī)架構(gòu)返回 忙信號(hào)WAITREQUEST為高電平，若為高電平則主端口需要等待下一周期進(jìn)行寫(xiě)操作，地址、 數(shù)據(jù)、寫(xiě)指令保持不變，直到WAITREQUEST信號(hào)變?yōu)榈碗娖綖橹?。?dāng)總線返回WAITREQUEST 為低電平時(shí)，主端口在下一個(gè)CLK信號(hào)的上升沿準(zhǔn)備好下一組數(shù)據(jù)，依次類(lèi)推完成數(shù)據(jù)存 儲(chǔ)。 本發(fā)明已經(jīng)通過(guò)具體的實(shí)施方式進(jìn)行了說(shuō)明，本領(lǐng)域技術(shù)人員可以理解的是，在 不脫離本發(fā)明的精神和范圍的情況下，可以對(duì)發(fā)明做出許多變形。比如像素信號(hào)可以從多 個(gè)兩個(gè)的通道讀出，這樣使得系統(tǒng)的成像速度更快；還比如系統(tǒng)中采用的設(shè)備、芯片等可以 用其他適合的等同物代替。
權(quán)利要求
1.一種適用于高速成像系統(tǒng)的數(shù)據(jù)采集、編碼和存儲(chǔ)方法，該成像系統(tǒng)包括圖像采集、 數(shù)據(jù)編碼和數(shù)據(jù)存儲(chǔ)三大功能模塊部分；其特征在于該方法應(yīng)用SOPC技術(shù)實(shí)現(xiàn)高速圖像 采集，通過(guò)數(shù)據(jù)編碼、自定義DMA控制器和并行處理三種途徑提高圖像數(shù)據(jù)的采集和傳輸 速度；在SOPC系統(tǒng)中嵌入圖像傳感器控制器IP核實(shí)現(xiàn)曝光控制、像素?cái)?shù)據(jù)讀出、AD變換和 數(shù)據(jù)存儲(chǔ)；并且在一塊FPGA上應(yīng)用AVALON總線技術(shù)集成了軟核處理器、網(wǎng)卡控制器、SDRAM 控制器、圖像傳感器控制器和ΡΙ0。
2.根據(jù)權(quán)利要求1所述的方法，其特征在于所述成像系統(tǒng)包括FPGA及其配置電路、 圖像傳感器、差分放大電路，AD、網(wǎng)卡、存儲(chǔ)器FLASH，SDRAM和電源這些模塊，其中FPGA負(fù)責(zé) 系統(tǒng)任務(wù)調(diào)度和圖像采集時(shí)序控制，圖像傳感器在FPGA的控制下進(jìn)行可編程曝光，差分放 大電路負(fù)責(zé)模擬信號(hào)處理，把傳感器輸出的模擬信號(hào)與AD變換電路的輸入電平進(jìn)行匹配 變換，AD變換電路把差分放大后的模擬信號(hào)變換為12位數(shù)字信號(hào)，網(wǎng)卡完成嵌入式系統(tǒng)和 主控計(jì)算機(jī)之間的數(shù)據(jù)和命令交換，F(xiàn)LASH用作嵌入式系統(tǒng)程序存儲(chǔ)器，SDRAM用作數(shù)據(jù)存 儲(chǔ)器緩存一幀圖像，電源模塊為上述模塊提供恒壓輸出電源。
3.根據(jù)權(quán)利要求1或2所述的方法，其特征在于所述方法應(yīng)用模塊化設(shè)計(jì)以針對(duì)不 同的圖像傳感器靈活應(yīng)用，其通過(guò)CPU讀寫(xiě)傳感器控制器內(nèi)部寄存器的值以實(shí)現(xiàn)可編程曝 光和像素讀出。
4.根據(jù)權(quán)利要求1或2所述的方法，其特征在于所述成像系統(tǒng)支持單路或雙路讀出 所述像素?cái)?shù)據(jù)。
5.根據(jù)權(quán)利要求1或2所述的方法，其特征在于當(dāng)10位或12位的數(shù)字信號(hào)從AD送 出時(shí)，所述數(shù)據(jù)編碼模塊把2個(gè)10位或12位的數(shù)字信號(hào)通過(guò)邏輯處理壓縮為3個(gè)8位的數(shù)字信號(hào)進(jìn)行存儲(chǔ)。
6.根據(jù)權(quán)利要求1或2所述的方法，其特征在于該方法還包括應(yīng)用SOPC技術(shù)實(shí)現(xiàn)所 述自定義DMA控制器，在圖像數(shù)據(jù)存儲(chǔ)過(guò)程中省略FIFO緩存，使得AD輸出的數(shù)字信號(hào)直接 進(jìn)入DMA，當(dāng)數(shù)據(jù)緩存到一定數(shù)目，DMA主動(dòng)把數(shù)據(jù)存儲(chǔ)至SDRAM中。
7.根據(jù)權(quán)利要求1或2所述的方法其特征在于所述SDRAM中有兩塊緩存負(fù)責(zé)暫存圖 像數(shù)據(jù)，其中一塊負(fù)責(zé)存儲(chǔ)正在采集的圖像，另外一塊緩存存儲(chǔ)正在通過(guò)以太網(wǎng)傳輸?shù)纳?一幀圖像，以實(shí)現(xiàn)所述并行處理。
全文摘要
一種適用于高速成像系統(tǒng)的數(shù)據(jù)采集、編碼和存儲(chǔ)方法，該成像系統(tǒng)包括圖像采集、數(shù)據(jù)編碼和數(shù)據(jù)存儲(chǔ)三大功能模塊部分；其特征在于該方法應(yīng)用SOPC技術(shù)實(shí)現(xiàn)高速圖像采集，通過(guò)數(shù)據(jù)編碼、自定義DMA控制器和并行處理三種途徑提高圖像數(shù)據(jù)的采集和傳輸速度；在SOPC系統(tǒng)中嵌入圖像傳感器控制器IP核實(shí)現(xiàn)曝光控制、像素?cái)?shù)據(jù)讀出、AD變換和數(shù)據(jù)存儲(chǔ)；并且在一塊FPGA上應(yīng)用AVALON總線技術(shù)集成了軟核處理器、網(wǎng)卡控制器、SDRAM控制器、圖像傳感器控制器和PIO。
文檔編號(hào)H04N5/232GK102131053SQ201110005548
公開(kāi)日2011年7月20日 申請(qǐng)日期2011年1月12日 優(yōu)先權(quán)日2011年1月12日
發(fā)明者關(guān)永, 吳敏華, 尚媛園, 張偉功, 徐達(dá)維, 楊新華, 趙曉旭 申請(qǐng)人:首都師范大學(xué)