專(zhuān)利名稱：減小輸出信號(hào)時(shí)域不連續(xù)的dds調(diào)制系統(tǒng)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種數(shù)字DDS調(diào)制系統(tǒng)，特別涉及一種減小輸出信號(hào)時(shí)域不連續(xù)的 DDS調(diào)制系統(tǒng)。它直接應(yīng)用于基于DDS方式的數(shù)字通信領(lǐng)域。
背景技術(shù)：
隨著數(shù)字通信技術(shù)的不斷成熟發(fā)展，軟件無(wú)線電應(yīng)用越來(lái)越廣泛。由于 DDS (Direct Digital frequency Synthesizer，直接數(shù)字頻率合成)實(shí)現(xiàn)的硬件效率非常高，因此，采用DDS方式實(shí)現(xiàn)調(diào)制的電路，在通信系統(tǒng)中得到廣泛應(yīng)用。常規(guī)DDS調(diào)制系統(tǒng)結(jié)構(gòu)圖如圖1所示，它主要由輸入選擇路由邏輯、相位累加器、 調(diào)相加法器、相幅轉(zhuǎn)換邏輯、調(diào)幅乘法器組成，其中相位累加器、調(diào)相加法器、相幅轉(zhuǎn)換邏輯和調(diào)幅乘法器構(gòu)成調(diào)制通路，輸入選擇路由邏輯為控制邏輯，控制調(diào)制通路的參數(shù)(頻率、 相位、幅度)。它的輸入包含控制字Cffl和Cw2(可以是頻率、相位或幅度)、外部輸入調(diào)制模式信號(hào)M。吣基帶信號(hào)Sign和系統(tǒng)采樣時(shí)鐘Fs，輸出信號(hào)為被調(diào)制的正余弦波形A。ut。輸入選擇路由邏輯根據(jù)調(diào)制模式M。吣基帶信號(hào)Sign和控制字Cwi和Cw2確定頻率控制字Fct、相位偏移字Pw和幅度控制字A。w。相位累加器在采樣時(shí)鐘Fs控制下對(duì)頻率控制字Fct進(jìn)行累加， 忽略溢出，將累加結(jié)果Facx輸出至調(diào)相加法器。調(diào)相加法器完成Fa。。與相位偏移字Pw的求和，得到最終相位P。經(jīng)相幅轉(zhuǎn)換邏輯得信號(hào)幅度Amp，Amp = cos (2 π Facc+P0ff)。調(diào)幅乘法器根據(jù)幅度控制字Act改變信號(hào)的幅度，得到最終輸出信號(hào)A。ut = = AcffCos (2 π Facc+P0ff)。采用上述DDS調(diào)制系統(tǒng)實(shí)現(xiàn)調(diào)制，由于調(diào)制通路的狀態(tài)未知，控制字的變化可能引起調(diào)制通路中相位P發(fā)生突變，從而引起輸出信號(hào)幅度不連續(xù)。在實(shí)際調(diào)制中，輸出信號(hào)在時(shí)域不連續(xù)，造成功率譜上出現(xiàn)很強(qiáng)的旁瓣分量，經(jīng)過(guò)一個(gè)頻帶受限的信道，會(huì)由于濾除旁瓣分量而產(chǎn)生包絡(luò)上的起伏，對(duì)信道的線性要求很苛刻。因此，采用上述DDS調(diào)制系統(tǒng)搭建數(shù)字通信系統(tǒng)，由于調(diào)制系統(tǒng)輸出信號(hào)幅度不連續(xù)，造成通信系統(tǒng)的結(jié)構(gòu)復(fù)雜，系統(tǒng)成本高。

發(fā)明內(nèi)容
為克服上述常規(guī)DDS調(diào)制系統(tǒng)的輸出信號(hào)時(shí)域不連續(xù)的問(wèn)題，本發(fā)明提供一種減小輸出信號(hào)時(shí)域不連續(xù)的DDS調(diào)制系統(tǒng)，它包括—個(gè)輸入選擇路由邏輯，其四個(gè)輸入端分別與外部輸入信號(hào)控制字Cwi、外部輸入信號(hào)控制字Cw2、外部輸入調(diào)制模式信號(hào)Mtxte、基帶信號(hào)Sign相連，它分別輸出DDS調(diào)制系統(tǒng)的控制信號(hào)Few、Pw、Aew;*一個(gè)緩沖邏輯1，其一個(gè)輸入端與輸入選擇路由邏輯的輸出信號(hào)Fct相連，其另一個(gè)輸入端接DEMUX選擇開(kāi)關(guān)的輸出端C，它對(duì)輸入選擇路由邏輯的輸出信號(hào)Fct進(jìn)行緩沖； 和一個(gè)緩沖邏輯2，其一個(gè)輸入端與輸入選擇路由邏輯的輸出信號(hào)Pw相連，其另一個(gè)輸入端接DEMUX選擇開(kāi)關(guān)的輸出端D，它對(duì)選擇路由邏輯的輸出信號(hào)Pw進(jìn)行緩沖；和
一個(gè)緩沖邏輯3，其一個(gè)輸入端與輸入選擇路由邏輯的輸出信號(hào)Act相連，其另一個(gè)輸入端接DEMUX選擇開(kāi)關(guān)的輸出端C，它對(duì)選擇路由邏輯的輸出信號(hào)Act進(jìn)行緩沖；和一個(gè)相位累加器，其一個(gè)輸入端與外部輸入的系統(tǒng)采樣時(shí)鐘Fs相連，其另一個(gè)輸入端接緩沖邏輯ι的輸出信號(hào)F。w buf，它對(duì)？ _進(jìn)行累加，得到DDS調(diào)制系統(tǒng)輸出信號(hào)的初始相位Fa。。；和一個(gè)調(diào)相加法器，其第一個(gè)輸入端與外部輸入采樣時(shí)鐘Fs相連，其第二個(gè)輸入端與相位累加器的輸出Fa。。相連，其第三個(gè)輸入端與緩沖邏輯2的輸出信號(hào)Pw buf相連，它將 Facc和Pw buf相加，得到DDS調(diào)制系統(tǒng)輸出信號(hào)的最終相位P ；和一個(gè)相幅轉(zhuǎn)化邏輯，其一個(gè)輸入端與外部輸入采樣時(shí)鐘Fs相連，其另一個(gè)輸入端與調(diào)相加法器的輸出P相連，它完成DDS調(diào)制系統(tǒng)輸出信號(hào)的最終相位P到幅度的轉(zhuǎn)化；和一個(gè)MUX選擇開(kāi)關(guān)，其第一個(gè)輸入端與外部輸入調(diào)制模式信號(hào)M。de相連，其第二個(gè)輸入端與相位累加器的輸出Facx相連，其第三個(gè)輸入端與調(diào)相加法器的輸出P相連，根據(jù)調(diào)制模式M。de選擇輸出Fa。。或P ；和一個(gè)溢出自動(dòng)檢測(cè)邏輯，其輸入端與MUX選擇開(kāi)關(guān)的輸出St相連，進(jìn)行溢出判斷， 產(chǎn)生溢出信號(hào)F。VCT;和一個(gè)DEMUX選擇開(kāi)關(guān)，其一個(gè)輸入端與外部輸入表征調(diào)制模式的信號(hào)M。de相連，其另一個(gè)輸入端與溢出自動(dòng)檢測(cè)邏輯的輸出Fotct相連，它根據(jù)外部輸入調(diào)制模式信號(hào)Mtxte，將溢出信號(hào)Fover輸出到C端或D端；和一個(gè)調(diào)幅乘法器，其第一個(gè)輸入端與外部輸入采樣時(shí)鐘Fs相連，其第二個(gè)輸入端與相幅轉(zhuǎn)化邏輯的輸出Amp相連，其第三個(gè)輸入端與緩沖邏輯3的輸出A。w—buf相連，它對(duì)相幅轉(zhuǎn)化邏輯的輸出Amp進(jìn)行幅度調(diào)制。所述輸入選擇路由邏輯是一個(gè)常規(guī)的選擇開(kāi)關(guān)。所述緩沖邏輯1、緩沖邏輯2、緩沖邏輯3均為常規(guī)的帶使能控制端的緩沖器。所述相位累加器由常規(guī)的加法器和一組常規(guī)的D觸發(fā)器組成。所述調(diào)相加法器是常規(guī)的加法器。所述相幅轉(zhuǎn)化邏輯是將0到滿幅之間的相位轉(zhuǎn)換成對(duì)應(yīng)的余弦信號(hào)的幅度，相幅轉(zhuǎn)換邏輯采用常規(guī)ROM表實(shí)現(xiàn)。所述MUX選擇開(kāi)關(guān)是一個(gè)常規(guī)的二選一開(kāi)關(guān)。所述溢出自動(dòng)檢測(cè)邏輯是一個(gè)常規(guī)的比較器。所述DEMUX選擇開(kāi)關(guān)是一個(gè)常規(guī)的一選二開(kāi)關(guān)。所述調(diào)幅乘法器是常規(guī)的乘法器。有益結(jié)果與常規(guī)的DDS調(diào)制系統(tǒng)相比，本發(fā)明的減小輸出信號(hào)時(shí)域不連續(xù)的DDS調(diào)制系統(tǒng)具有以下特點(diǎn)1)本發(fā)明的DDS調(diào)制系統(tǒng)采用了 3個(gè)緩沖邏輯、1個(gè)溢出自動(dòng)檢測(cè)邏輯、IfMUX 開(kāi)關(guān)和1個(gè)DEMUX開(kāi)關(guān)。由于在輸入選擇路由邏輯輸出的頻率、相位、幅度控制字后分別加入由溢出自動(dòng)檢測(cè)邏輯控制的緩沖邏輯，實(shí)現(xiàn)了當(dāng)頻率、相位、幅度信號(hào)發(fā)生變化(更新) 時(shí)，也不會(huì)立即影響DDS調(diào)制通路參數(shù)；并且，當(dāng)溢出自動(dòng)檢測(cè)邏輯檢測(cè)到St信號(hào)溢出(過(guò)零)后，本發(fā)明的DDS調(diào)制系統(tǒng)才使用新的頻率、相位、幅度控制字。因此，本發(fā)明通過(guò)緩沖頻率、相位、幅度控制字，即可實(shí)現(xiàn)DDS調(diào)制通路參數(shù)只在特定通路狀態(tài)下(即St信號(hào)溢出) 更新，從而大大減小了 DDS調(diào)制系統(tǒng)輸出信號(hào)在時(shí)域的不連續(xù)性。本發(fā)明具體實(shí)施的DDS調(diào)制系統(tǒng)的調(diào)制波形圖如圖4所示，而常規(guī)DDS調(diào)制系統(tǒng)的調(diào)制波形如圖3所示。由圖3、4可以看出，在PSK、FSK、ASK調(diào)制模式下，本發(fā)明的DDS調(diào)制系統(tǒng)有效地減小了傳統(tǒng)DDS調(diào)制系統(tǒng)輸出波形的時(shí)域信號(hào)幅度突變。2)當(dāng)常規(guī)DDS調(diào)制系統(tǒng)受到干擾時(shí)，外部輸入信號(hào)可能出現(xiàn)瞬時(shí)錯(cuò)誤，造成輸入選擇路由邏輯的輸出出錯(cuò)。本發(fā)明由于采用了緩沖邏輯，由于緩沖邏輯對(duì)瞬時(shí)錯(cuò)誤不敏感， 這種瞬時(shí)出錯(cuò)并不會(huì)立即影響DDS調(diào)制通路；當(dāng)DDS調(diào)制系統(tǒng)更新參數(shù)時(shí)，這種瞬時(shí)出錯(cuò)可能已經(jīng)恢復(fù)正常，所以并不會(huì)影響系統(tǒng)。因此，本發(fā)明的DDS調(diào)制系統(tǒng)還可以有效地提高系統(tǒng)的抗干擾性。3)本發(fā)明的DDS調(diào)制系統(tǒng)引入的額外邏輯，其結(jié)構(gòu)非常簡(jiǎn)單，易于與原有邏輯集成實(shí)現(xiàn)。本發(fā)明已經(jīng)成功應(yīng)用到14位IGHz DDS芯片中，其測(cè)試結(jié)果顯示可以顯著改善輸出信號(hào)在時(shí)域的不連續(xù)性。


圖1是常規(guī)DDS調(diào)制系統(tǒng)結(jié)構(gòu)圖；圖2是本發(fā)明具體實(shí)施的減小輸出信號(hào)時(shí)域不連續(xù)的DDS調(diào)制系統(tǒng)的結(jié)構(gòu)圖；圖3是常規(guī)DDS調(diào)制系統(tǒng)的調(diào)制波形圖；圖4是本發(fā)明具體實(shí)施的DDS調(diào)制系統(tǒng)的調(diào)制波形圖。
具體實(shí)施例方式本發(fā)明具體實(shí)施的減小輸出信號(hào)時(shí)域不連續(xù)的DDS調(diào)制系統(tǒng)如圖2所示。它主要由一個(gè)輸入選擇路由邏輯、一個(gè)緩沖邏輯1、一個(gè)緩沖邏輯2、一個(gè)緩沖邏輯3、一個(gè)相位累加器、一個(gè)調(diào)相加法器、一個(gè)相幅轉(zhuǎn)化邏輯、一個(gè)MUX選擇開(kāi)關(guān)、一個(gè)溢出自動(dòng)檢測(cè)邏輯、一個(gè)DEMUX選擇開(kāi)關(guān)、一個(gè)調(diào)幅乘法器組成。它的具體結(jié)構(gòu)和連接關(guān)系、作用關(guān)系與本說(shuō)明書(shū)的發(fā)明內(nèi)容部分相同，此處不再重復(fù)。本發(fā)明的具體實(shí)施方式
不僅限于下面的描述，現(xiàn)結(jié)合附圖加以進(jìn)一步說(shuō)明。本發(fā)明具體實(shí)施的減小輸出信號(hào)時(shí)域不連續(xù)的DDS調(diào)制系統(tǒng)的結(jié)構(gòu)圖如圖2所示。在圖2中輸入選擇路由邏輯為常規(guī)的選擇開(kāi)關(guān)，以外部輸入調(diào)制模式信號(hào)M。de和基帶信號(hào)Sign在作為選擇信號(hào)，將控制字Cwi或Cw2選擇輸出到輸出端F。w、Pow或是A。w。調(diào)制方式 M-采用兩位二進(jìn)制編碼，00表示調(diào)頻，01表示調(diào)相，10表示調(diào)幅，11未用?；鶐盘?hào)Sign 為高低電平，高電平表示使用控制字Cwi，低電平表示使用控制字Cw2。如M。de為01，Sign為高電平，則Pw = Cwi，此時(shí)，F(xiàn)cff和Aew不變，維持先前值。緩沖邏輯1 為帶使能控制端的緩沖器，其中，DEMUX選擇開(kāi)關(guān)的輸出C作為使能信號(hào)，如果C為高脈沖，即有效，輸出Fcw buf等于輸入F ，C無(wú)效，則輸入Fcw不影響輸出Fcw buf， 輸出繼續(xù)保持先前值。緩沖邏輯2 為帶使能控制端的緩沖器，其中，DEMUX選擇開(kāi)關(guān)的輸出D作為使能信號(hào)，如果D為高脈沖，即有效，輸出Pw buf等于輸入Pw，D無(wú)效，則輸入Pw不影響輸出Pw buf，輸出繼續(xù)保持先前值。緩沖邏輯3 為帶使能控制端的緩沖器，其中，DEMUX選擇開(kāi)關(guān)的輸出C作為使能信號(hào)，如果C為高脈沖，即有效，輸出Acw buf等于輸入A ，C無(wú)效，則輸入Acw不影響輸出Acw buf， 輸出繼續(xù)保持先前值。相位累加器由常規(guī)加法器和一組常規(guī)的D觸發(fā)器組成，加法器采用CSA (進(jìn)位保留加法器)結(jié)構(gòu)實(shí)現(xiàn)。以采樣時(shí)鐘Fs的頻率對(duì)緩沖后的頻率控制字Fct buf進(jìn)行累加，忽略累加過(guò)程中產(chǎn)生的溢出，即對(duì)累加結(jié)果進(jìn)行模2N操作(N表示累加器的位寬，模21喿作相當(dāng)于對(duì)相位進(jìn)行模2 π操作)。D觸發(fā)器組對(duì)累加結(jié)果進(jìn)行緩存輸出，輸出值Fa。。即為調(diào)制系統(tǒng)輸出信號(hào)的初始相位。調(diào)相加法器為常規(guī)加法器，采用CSA(進(jìn)位保留加法器)結(jié)構(gòu)實(shí)現(xiàn)。對(duì)相位累加器輸出Facx和緩沖后的相位控制字Pw buf進(jìn)行相加，即在初始相位上實(shí)現(xiàn)一定值的相位偏
移，偏移量為P0W buf °相幅轉(zhuǎn)化邏輯將0到滿幅之間的相位轉(zhuǎn)換成對(duì)應(yīng)的余弦信號(hào)的幅度，相幅轉(zhuǎn)換邏輯采用ROM表實(shí)現(xiàn)。ROM中的內(nèi)容為余弦信號(hào)的幅度量化值。以相位值P為地址，讀取 ROM值，即得到幅度值。MUX選擇開(kāi)關(guān)為常規(guī)的二選一開(kāi)關(guān)，根據(jù)調(diào)制模式M-選擇輸出Fa。?；蚴荘。溢出自動(dòng)檢測(cè)邏輯為常規(guī)的比較器，其一個(gè)輸入端接待測(cè)信號(hào)即MUX選擇開(kāi)關(guān)的輸出St，其另一個(gè)輸入端接內(nèi)部計(jì)算信號(hào)，如果待測(cè)信號(hào)大于內(nèi)部計(jì)算信號(hào)則表示有溢出。內(nèi)部計(jì)算信號(hào)計(jì)算方式如下B = Bf- (n+0. 5) X Fcff buf其中，B表示內(nèi)部計(jì)算信號(hào)，Bf表示滿幅信號(hào)，即二進(jìn)制全1，η表示從溢出檢測(cè)邏輯輸入到頻率控制字更新需要η個(gè)時(shí)鐘周期，一般取2到3，該值可以在具體設(shè)計(jì)時(shí)根據(jù)系統(tǒng)架構(gòu)確定。在調(diào)頻或調(diào)幅模式下，檢測(cè)調(diào)相加法器的輸出P，判斷是否溢出，即發(fā)生模2Ν 操作，待測(cè)信號(hào)由滿幅信號(hào)跳變到0附近。在調(diào)相模式下，檢測(cè)相位累加器的輸出Facx是否溢出。如果有溢出，則輸出Fover為高脈沖信號(hào)，無(wú)溢出，則維持低電平。DEMUX選擇開(kāi)關(guān)為常規(guī)的一選二開(kāi)關(guān)，根據(jù)調(diào)制模式M。de選擇將溢出信號(hào)F。VCT輸出到C端或D端。調(diào)幅乘法器為常規(guī)乘法器，采用樹(shù)形結(jié)構(gòu)實(shí)現(xiàn)。將相幅轉(zhuǎn)化邏輯輸出Amp和緩沖后的幅度控制字A。w—buf相乘。本發(fā)明的減小輸出信號(hào)時(shí)域不連續(xù)的DDS調(diào)制系統(tǒng)的工作原理如下以ASK調(diào)制為例，其他如FSK、PSK調(diào)制，則與此類(lèi)似。調(diào)制方式M。de為10，控制字 Cffl等于全1，即滿幅，控制字Cw2等于全0。假設(shè)基帶信號(hào)由1變?yōu)?，則輸入選擇路由邏輯輸出的幅度控制字Act由全1變?yōu)?，此時(shí)，由于緩沖邏輯3的作用，最終輸出信號(hào)A。ut幅度并不立即變?yōu)?，而是由溢出自動(dòng)檢測(cè)邏輯檢測(cè)MUX開(kāi)關(guān)的輸出St，直到檢測(cè)到溢出(相位由2 π附近跳變到0附近)之后，緩沖邏輯3的輸出Acw buf才由全1變?yōu)?，進(jìn)而使輸出信號(hào)A。ut幅度變?yōu)?，信號(hào)波形如圖如所示。與常規(guī)DDS調(diào)制系統(tǒng)的ASK調(diào)制波形圖3c相比較，可以看出，本發(fā)明的DDS調(diào)制系統(tǒng)有效地減小了輸出信號(hào)幅度的不連續(xù)性。本發(fā)明采用標(biāo)準(zhǔn)CMOS工藝制造。
權(quán)利要求
1.一種減小輸出信號(hào)時(shí)域不連續(xù)的DDS調(diào)制系統(tǒng)，其特征在于它包括一個(gè)輸入選擇路由邏輯，其四個(gè)輸入端分別與外部輸入信號(hào)控制字Cwi、外部輸入信號(hào)控制字Cw2、外部輸入調(diào)制模式信號(hào)M。de、基帶信號(hào)Sign相連，它分別輸出DDS調(diào)制系統(tǒng)的控制信號(hào) Few、Pw、Aew;*一個(gè)緩沖邏輯1，其一個(gè)輸入端與輸入選擇路由邏輯的輸出信號(hào)Fct相連，其另一個(gè)輸入端接DEMUX選擇開(kāi)關(guān)的輸出端C，它對(duì)輸入選擇路由邏輯的輸出信號(hào)Fct進(jìn)行緩沖；和一個(gè)緩沖邏輯2，其一個(gè)輸入端與輸入選擇路由邏輯的輸出信號(hào)Pw相連，其另一個(gè)輸入端接DEMUX選擇開(kāi)關(guān)的輸出端D，它對(duì)選擇路由邏輯的輸出信號(hào)Pw進(jìn)行緩沖；和一個(gè)緩沖邏輯3，其一個(gè)輸入端與輸入選擇路由邏輯的輸出信號(hào)Act相連，其另一個(gè)輸入端接DEMUX選擇開(kāi)關(guān)的輸出端C，它對(duì)選擇路由邏輯的輸出信號(hào)Act進(jìn)行緩沖；和一個(gè)相位累加器，其一個(gè)輸入端與外部輸入的系統(tǒng)采樣時(shí)鐘Fs相連，其另一個(gè)輸入端接緩沖邏輯1的輸出信號(hào)F。w buf，它對(duì)？ _進(jìn)行累加，得到DDS調(diào)制系統(tǒng)輸出信號(hào)的初始相位&。。；和一個(gè)調(diào)相加法器，其第一個(gè)輸入端與外部輸入采樣時(shí)鐘Fs相連，其第二個(gè)輸入端與相位累加器的輸出Facx相連，其第三個(gè)輸入端與緩沖邏輯2的輸出信號(hào)Pw buf相連，它將Facx 和P。w—buf相加，得到DDS調(diào)制系統(tǒng)輸出信號(hào)的最終相位P ；和一個(gè)相幅轉(zhuǎn)化邏輯，其一個(gè)輸入端與外部輸入采樣時(shí)鐘Fs相連，其另一個(gè)輸入端與調(diào)相加法器的輸出P相連，它完成DDS調(diào)制系統(tǒng)輸出信號(hào)的最終相位P到幅度的轉(zhuǎn)化；和一個(gè)MUX選擇開(kāi)關(guān)，其第一個(gè)輸入端與外部輸入調(diào)制模式信號(hào)Mtxte相連，其第二個(gè)輸入端與相位累加器的輸出Fa。。相連，其第三個(gè)輸入端與調(diào)相加法器的輸出P相連，根據(jù)調(diào)制模式M。fc選擇輸出Fa。?；騊;和一個(gè)溢出自動(dòng)檢測(cè)邏輯，其輸入端與MUX選擇開(kāi)關(guān)的輸出St相連，進(jìn)行溢出判斷，產(chǎn)生溢出信號(hào)F。vct ；和一個(gè)DEMUX選擇開(kāi)關(guān)，其一個(gè)輸入端與外部輸入表征調(diào)制模式的信號(hào)M。de相連，其另一個(gè)輸入端與溢出自動(dòng)檢測(cè)邏輯的輸出Fotct相連，它根據(jù)外部輸入調(diào)制模式信號(hào)M。de，將溢出信號(hào)F。VCT輸出到C端或D端；和一個(gè)調(diào)幅乘法器，其第一個(gè)輸入端與外部輸入采樣時(shí)鐘Fs相連，其第二個(gè)輸入端與相幅轉(zhuǎn)化邏輯的輸出Amp相連，其第三個(gè)輸入端與緩沖邏輯3的輸出Acw buf相連，它對(duì)相幅轉(zhuǎn)化邏輯的輸出Amp進(jìn)行幅度調(diào)制。
2.根據(jù)權(quán)利要求1所述的減小輸出信號(hào)時(shí)域不連續(xù)的DDS調(diào)制系統(tǒng)，其特征在于所述輸入選擇路由邏輯是一個(gè)常規(guī)的選擇開(kāi)關(guān)。
3.根據(jù)權(quán)利要求1所述的減小輸出信號(hào)時(shí)域不連續(xù)的DDS調(diào)制系統(tǒng)，其特征在于所述緩沖邏輯1、緩沖邏輯2、緩沖邏輯3均為常規(guī)的帶使能控制端的緩沖器。
4.根據(jù)權(quán)利要求1所述的減小輸出信號(hào)時(shí)域不連續(xù)的DDS調(diào)制系統(tǒng)，其特征在于所述相位累加器由常規(guī)的加法器和一組常規(guī)的D觸發(fā)器組成。
5.根據(jù)權(quán)利要求1所述的減小輸出信號(hào)時(shí)域不連續(xù)的DDS調(diào)制系統(tǒng)，其特征在于所述調(diào)相加法器是常規(guī)的加法器。
6.根據(jù)權(quán)利要求1所述的減小輸出信號(hào)時(shí)域不連續(xù)的DDS調(diào)制系統(tǒng)，其特征在于所述相幅轉(zhuǎn)化邏輯是將0到滿幅之間的相位轉(zhuǎn)換成對(duì)應(yīng)的余弦信號(hào)的幅度，相幅轉(zhuǎn)換邏輯采用常規(guī)ROM表實(shí)現(xiàn)。
7.根據(jù)權(quán)利要求1所述的減小輸出信號(hào)時(shí)域不連續(xù)的DDS調(diào)制系統(tǒng)，其特征在于所述 MUX選擇開(kāi)關(guān)是一個(gè)常規(guī)的二選一開(kāi)關(guān)。
8.根據(jù)權(quán)利要求1所述的減小輸出信號(hào)時(shí)域不連續(xù)的DDS調(diào)制系統(tǒng)，其特征在于所述溢出自動(dòng)檢測(cè)邏輯是一個(gè)常規(guī)的比較器。
9.根據(jù)權(quán)利要求1所述的減小輸出信號(hào)時(shí)域不連續(xù)的DDS調(diào)制系統(tǒng)，其特征在于所述 DEMUX選擇開(kāi)關(guān)是一個(gè)常規(guī)的一選二開(kāi)關(guān)。
10.根據(jù)權(quán)利要求1所述的減小輸出信號(hào)時(shí)域不連續(xù)的DDS調(diào)制系統(tǒng)，其特征在于所述調(diào)幅乘法器是常規(guī)的乘法器。
全文摘要
本發(fā)明涉及一種減小輸出信號(hào)時(shí)域不連續(xù)的DDS調(diào)制系統(tǒng)。本發(fā)明的DDS調(diào)制系統(tǒng)引入3個(gè)緩沖邏輯、1個(gè)溢出自動(dòng)檢測(cè)邏輯、1個(gè)MUX開(kāi)關(guān)和1個(gè)DEMUX開(kāi)關(guān)。由于在輸入選擇路由邏輯輸出的頻率、相位、幅度控制字后分別加入由溢出自動(dòng)檢測(cè)邏輯控制的緩沖邏輯，實(shí)現(xiàn)了當(dāng)頻率、相位、幅度信號(hào)發(fā)生更新時(shí)，也不會(huì)立即影響DDS調(diào)制通路參數(shù)。因此，本發(fā)明可實(shí)現(xiàn)DDS調(diào)制系統(tǒng)參數(shù)只在特定通路狀態(tài)下更新，從而大大減小了DDS調(diào)制系統(tǒng)輸出信號(hào)在時(shí)域的不連續(xù)性，同時(shí)，本發(fā)明的DDS調(diào)制系統(tǒng)還具有抗干擾性。本發(fā)明電路可廣泛應(yīng)用于基于DDS方式的數(shù)字通信領(lǐng)域。
文檔編號(hào)H04L25/02GK102163977SQ20111006077
公開(kāi)日2011年8月24日 申請(qǐng)日期2011年3月14日 優(yōu)先權(quán)日2011年3月14日
發(fā)明者付東兵, 余金山, 張俊安, 張瑞濤, 李儒章, 李煜璟, 陳光炳 申請(qǐng)人:中國(guó)電子科技集團(tuán)公司第二十四研究所