專利名稱：一種用于高速串行接口中的電流積分型判決反饋均衡器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種判決反饋均衡器，尤其涉及一種用于高速串行接口中的電流積分型判決反饋均衡器，屬于集成電路領(lǐng)域。
背景技術(shù)：
輸入輸出(I/O)在計算機(jī)和工業(yè)應(yīng)用中一直扮演著關(guān)鍵角色。但是，隨著信號處理越來越復(fù)雜，I/O通信會變得不可靠。在早期的并行I/O總線中，接口的數(shù)據(jù)對齊問題影響著與外部設(shè)備的有效通信。并且，隨著更高的傳輸速度在數(shù)字設(shè)計中日漸普及，對信號延遲的管理變得困難重重，此時，無論從數(shù)據(jù)流、引腳數(shù)、電磁干擾(EMI)方面、成本和背板效率等方面，串行I/O就大大體現(xiàn)出其優(yōu)勢。但是隨著數(shù)據(jù)頻率的不斷提升，串行I/O也存在其固有的問題，在高速數(shù)據(jù)流在 芯片與芯片間、電纜中或者板間傳輸?shù)倪^程中存在由于頻率不同而引起的阻抗/衰減的差異而導(dǎo)致碼間干擾(ISI)，它是一種接收信號中的每一數(shù)值數(shù)據(jù)擔(dān)當(dāng)對接收信號中隨后的數(shù)據(jù)數(shù)值的失真的現(xiàn)象。ISI失真通過影響正確檢測接收數(shù)據(jù)的能力降低了性能?？墒褂镁馄鱽頊p輕ISI的有害效應(yīng)。在接收電路中，模擬的線性均衡器(LE)和判決反饋均衡器(DFE)補(bǔ)償電路是兩個主要消除ISI有害效應(yīng)的技術(shù)。但是模擬線性均衡器會增加高頻區(qū)域的噪音，而且無法抑制由于阻抗的不連續(xù)而導(dǎo)致特定頻點出現(xiàn)的衰減，而判決反饋均衡器作為一個非線性的系統(tǒng)，能夠放大有效數(shù)據(jù)的同時，不會增加引入系統(tǒng)中的噪聲信號，DFE其是高速串行接口電路中有效補(bǔ)償ISI的均衡器技術(shù)。DFE其基本工作原理是基于現(xiàn)有的所檢測的數(shù)據(jù)數(shù)值使用反饋濾波器來得出ISI失真的估算，如果檢測的數(shù)據(jù)數(shù)值是可靠的，則DFE可有效的移除ISI失真。否則，檢測的數(shù)據(jù)數(shù)值會傳遞到失真估算，并降低性能。對于DFE技術(shù)本身而言也存在如下挑戰(zhàn)一方面由于在當(dāng)今高速的數(shù)字通信系統(tǒng)中接口 I/O已占到系統(tǒng)整體功耗的50%以上，所以能夠適應(yīng)于高速、低功耗的DFE技術(shù)成為了必然的趨勢。另一方面，隨著通信系統(tǒng)規(guī)模的不斷擴(kuò)大，其芯片或者板間的傳輸距離也在不斷提升，傳輸距離的提升也增加了頻率衰減的深度，所以對于DFE能夠補(bǔ)償?shù)纳疃纫蔡岢隽烁叩囊?。因此，本領(lǐng)域需要一種能夠高速、低功耗且適用于較大補(bǔ)償深度的DFE來均衡接收信號的技術(shù)。

發(fā)明內(nèi)容
針對現(xiàn)有技術(shù)中存在的問題，本發(fā)明的目的在于提供一種用于高速串行接口中的電流積分型判決反饋均衡器。本發(fā)明的技術(shù)方案為一種用于高速串行接口中的電流積分型判決反饋均衡器，其特征在于包括兩支路，其中，每一支路的連接關(guān)系均為信號輸入端依次經(jīng)一模擬加權(quán)器、一電流模式(CML)D觸發(fā)器、一 CML到CMOS電平轉(zhuǎn)換電路與一 TSPC D觸發(fā)器連接，TSPC D觸發(fā)器的輸出端為支路的輸出端；一加權(quán)判決選擇模塊的輸入端分別與兩支路的輸出端、兩支路中CML到CMOS電平轉(zhuǎn)換電路的輸出端連接，其輸出端分別與兩支路的模擬加權(quán)器的反饋控制端連接；一輸入時鐘緩沖器模塊的輸出端分別與兩支路中的電流模式(CML)D觸發(fā)器的時鐘控制輸入端、TSPC D觸發(fā)器的時鐘控制輸入端連接；所述輸入時鐘緩沖器模塊時鐘信號為反相的半速差分時鐘信號。進(jìn)一步的，所述模擬加權(quán)器包括一采樣保持電路、若干MOS管、若干電容；所述采樣保持電路的兩差分輸入端分別與所述信號輸入端連接，所述采樣保持電路反向采樣輸出端與一 MOS管麗3的柵極連接、其正向采樣輸出端與一 MOS管MN4的柵極連接，所述MOS管麗3、MN4的源端分別經(jīng)一電流源與地線連接；所述MOS管麗3的漏端分別與一 MOS管MP3的漏端、模擬加權(quán)器的正向輸出端連接；所述MOS管MN4的漏端分別與一 MOS管MP4的漏端、模擬加權(quán)器的反向輸出端連接；所述MOS管MP3的柵極、MP4的柵極、采樣保持電路的時鐘控制端分別與所述輸入時鐘緩沖模塊連接；所述MOS管MP3的源端、MP4的源端分別與電源電壓端連接；模擬加權(quán)器的反向輸出端分別與電容Cl、C3、C5的一端連接，且電容Cl的 另一端與一 MOS管麗5的漏端連接、電容C3的另一端與一 MOS管麗7的漏端連接、電容C5的另一端與地線連接；所述MOS管麗5的源端與地線連接、柵極作為反饋控制端，所述MOS管MN7的源端與地線連接、柵極作為反饋控制端；模擬加權(quán)器的正向輸出端分別與電容C2、C4、C6的一端連接，且電容C2的另一端與一 MOS管MN6的漏端連接、電容C4的另一端與一MOS管MN8的漏端連接、電容C6的另一端與地線連接；所述MOS管MN6的源端與地線連接、柵極作為反饋控制端，所述MOS管MN8的源端與地線連接、柵極作為反饋控制端。進(jìn)一步的，所述MOS管麗3、MN4的源端經(jīng)一電阻連接。進(jìn)一步的，所述加權(quán)判決選擇模塊采用最小方均根算法計算反饋加權(quán)值。進(jìn)一步的,所述加權(quán)判決選擇模塊采用迫零算法計算反饋加權(quán)值。進(jìn)一步的，所述MOS管MP3、MOS管MP4為PMOS管。圖I描述了判決反饋均衡器(DFE)在整個有線系統(tǒng)收發(fā)機(jī)中位于接收端。由于高速數(shù)據(jù)流在傳輸過程(芯片與芯片間、電纜中或者板間)中存在頻率不同而引起的阻抗/衰減的差異而導(dǎo)致碼間干擾(ISI)，ISI失真會通過影響正確檢測接收數(shù)據(jù)的能力而極大的降低了整個系統(tǒng)性能。通?？刹捎门袥Q反饋均衡器的辦法來減輕ISI所帶來的有害效應(yīng)，其性能的好壞直接決定了整個有線系統(tǒng)接收機(jī)的性能。如圖I所示，數(shù)據(jù)經(jīng)過信道衰減之后，被送入到DFE中進(jìn)行ISI消除，之后將處理后的數(shù)據(jù)發(fā)送到串行解串器(DEMUX)進(jìn)行串并轉(zhuǎn)換，然后送到下級系統(tǒng)中進(jìn)行再處理，時鐘恢復(fù)電路通過從輸入的數(shù)據(jù)流中恢復(fù)出時鐘信息，并給判決反饋均衡器和串行解串器提供，從而能夠順利完成各個階段的數(shù)據(jù)處理功能。判決反饋均衡器其核心工作原理是在高速數(shù)據(jù)率下動態(tài)調(diào)整判決閾值，從而使系統(tǒng)能夠正確解調(diào)數(shù)據(jù)。圖2給出DFE是如何降低誤碼率(BER)的過程/例子。圖2 (a)給出了一組存在碼間干擾(ISI)的差分序列，輸入的正確序列為“01111010”，但是如果判決1/0的閾值在0附近，因之前連續(xù)五個“I”的影響，會使“0”誤判為“1”，使數(shù)據(jù)造成誤判——“011111110”但是經(jīng)過DFE動態(tài)調(diào)整閾值之后，當(dāng)出現(xiàn)連續(xù)I的時候，DFE能夠?qū)⑴袥Q閾值提高到適合的值，從而正確判斷連續(xù)I之后的0信號，從而正確解調(diào)出數(shù)據(jù)數(shù)據(jù)，并且，通過適時調(diào)整判決閾值從而不影響后續(xù)I的判斷。如圖2 (b)所示，給出了正確數(shù)據(jù)判決的結(jié)果。下面來描述一下本發(fā)明所提出的判決反饋均衡器架構(gòu)，此架構(gòu)采用了半速時鐘的系統(tǒng)架構(gòu)(Half Rate DFE)，適合較高速率下工作(lOGb/s及以上)。該架構(gòu)采用了四拍(Tap)的反饋加權(quán)方式，此相對于單Tap的結(jié)構(gòu)，更適應(yīng)于環(huán)境復(fù)雜的背板應(yīng)用環(huán)境，并且能夠應(yīng)對由于接口反射所導(dǎo)致的頻率不連續(xù)的背板傳輸環(huán)境。如圖3所示，高速輸入的數(shù)據(jù)被分成了上下兩路進(jìn)行分別處理(上下兩路采用相反兩相半速差分時鐘，處理方式相似)。首先，數(shù)據(jù)進(jìn)入到判決反饋均衡器，先經(jīng)過加權(quán)處理——此加權(quán)處理的反饋信息來自于經(jīng)過延遲若干周期的數(shù)據(jù)信息；然后，數(shù)據(jù)進(jìn)入到高速電流模式(CML)的D觸發(fā)器的輸入端(圖中的D端)進(jìn)行信號的放大和重建；之后將高速D觸發(fā)器輸出(圖中的Q端)的信號送到CML2CM0S模塊中進(jìn)行電平幅度的轉(zhuǎn)換，從而就可以實現(xiàn)信號用TSPC (真單相時鐘)型的D觸發(fā)器進(jìn)行處理，這樣一方面此產(chǎn)生的滿擺幅信號方便后級數(shù)據(jù)進(jìn)行判決，另一方面，能夠很大程度的降低整個DFE的功耗水平，經(jīng)過電平轉(zhuǎn)換之后的數(shù)據(jù)，能夠得到正確的控制信號，將滿擺幅的控制信號輸入到第一級的模擬 加權(quán)器中進(jìn)行加權(quán)判決處理。圖4給出了本發(fā)明所提出的模擬加權(quán)器實際的電路結(jié)構(gòu)。相對于現(xiàn)有技術(shù)中所使用的模擬加權(quán)器，本發(fā)明中提出的基于電流積分的模擬加權(quán)器能夠顯著的降低DFE整體的功耗水平，且能夠適用于多拍判決反饋的均衡器架構(gòu)。下面將結(jié)合其工作時序圖給出作為本發(fā)明提出的模擬加權(quán)電路的工作原理。首先，模擬加權(quán)器前面有一個采樣保持電路(由MN1、MN2、MP1、MP2組成)，這樣使保持?jǐn)?shù)據(jù)在一個時鐘周期內(nèi)保持不變，從而使模擬加權(quán)器在不同頻率下工作，電流積分判決結(jié)果均不會受到影響；然后，在一個時鐘周期內(nèi)(UI)，電流被積分到負(fù)載電容上(Cl C6)，其負(fù)載電容充電量反應(yīng)為輸出端電壓(0UTP、0UTN)，MN3、MN4作為放大管對輸入信號進(jìn)行放大處理。下面我們來通過公式來進(jìn)一步闡明這個問題電流積分所得到電壓值的變化(vj可表示為vod(t = UI) = ^xUI XA = Kint xA其中Clj表不的負(fù)載電容,Gm表不模擬加權(quán)器的輸入級跨導(dǎo)大小，UI表不一個時鐘周期，A表示輸入采樣信號值的大小，Kint表示模擬加權(quán)器增益大小(=Gffl*UI/CL)。從上述公式中可看出，通過改變負(fù)載電容的變化能夠使輸出積分電壓的值相應(yīng)發(fā)生變化，從而間接使DFE的判決閾值發(fā)生改變。本發(fā)明所提出的模擬加權(quán)器即通過實時調(diào)整負(fù)載電容大小來實現(xiàn)了均衡判決閾值的改變。圖3中給出了數(shù)據(jù)經(jīng)延遲之后的信號，給入到加權(quán)判決選擇模塊5，之后將這些經(jīng)過加權(quán)處理之后的信號送入到模擬加權(quán)器中進(jìn)行判決閾值的調(diào)整，如圖4中麗5 MN8即為用于做判決閾值調(diào)整的控制開關(guān)，其通過控制負(fù)載電容(Cl C4)的變化來實現(xiàn)了判決閾值的實時調(diào)整。圖3中加權(quán)判決選擇模塊5可以采用數(shù)字自適應(yīng)控制算法——最小方均根(LMS)算法或者迫零算法(ZF)來計算反饋加權(quán)值大小，從而實現(xiàn)在適當(dāng)時刻改變模擬加權(quán)器中負(fù)載電容的變化，來完成信號的實時加權(quán)處理(此加權(quán)判決選擇模塊的算法采用現(xiàn)在通用的數(shù)字通信技術(shù)，并不涉及到本專利的覆蓋范圍，故也不做出詳細(xì)描述)；然后經(jīng)過反饋加權(quán)之后的電流積分產(chǎn)生的電壓信號(其輸出端電壓表征了消除ISI干擾之后的判決結(jié)果)，該電壓信號被D觸發(fā)器所采樣、放大、保持之后即可得到消除了 ISI之后的數(shù)據(jù)。在接下來的時鐘周期后，PMOS上拉開關(guān)(MP3、MP4)被打開(MP3和MP4的柵極連接到時鐘反向時鐘CLKN端)，輸出節(jié)點被上拉至電源電壓(VDD)，使輸出差分?jǐn)?shù)據(jù)被置為0，與此同時，另外一路的模擬加權(quán)器正完成積分的過程。其模擬加權(quán)器輸入端的源級負(fù)反饋電阻R1，是為了提高在輸入大信號工作狀態(tài)下的線性度。圖5給出了模擬加權(quán)器的工作時序圖。如前所示，其與傳統(tǒng)電流積分加權(quán)器不同，其控制加權(quán)的方式是通過改變負(fù)載電容來得到加權(quán)判決的結(jié)果，在電流積分的過程前后，通過將數(shù)據(jù)延時之后的信號，送入到加權(quán)判決選擇模塊，通過該模塊輸出的結(jié)果來改變負(fù)載電容，從而間接的改變判決反饋均衡器的判決閾值，來消除數(shù)據(jù)流ISI所帶來的影響。如圖5所示，當(dāng)在模擬加權(quán)器在電流積分的過程中，如果來的數(shù)據(jù)流中含有連續(xù)“1”，則適當(dāng)降低負(fù)載電容(由圖3中加權(quán)判決選擇模塊5計算得出負(fù)載電容值大小)，等同于提高了判
決閾值，從而得到正確的判決結(jié)果，當(dāng)輸出數(shù)據(jù)流中含有連續(xù)的“0”，則可適當(dāng)增加負(fù)載電容值，從而降低判決閾值，使接下來數(shù)據(jù)流中的“ I”能夠正確判斷，其加權(quán)權(quán)重比例，可通過數(shù)字自適應(yīng)算法來實現(xiàn)，最終選擇合適負(fù)載電容值來進(jìn)行調(diào)整。本發(fā)明與已有技術(shù)相比具有以下優(yōu)點本發(fā)明結(jié)構(gòu)簡單、誤碼率低、適用于lOGb/s及其以上高速數(shù)據(jù)流下工作，且功耗水平能夠有顯著降低(約1/3左右)，且更適用于復(fù)雜的背板傳輸系統(tǒng)，并方便為后級串行解串器(DEMUX)提供了滿擺幅的信號，極大方便了下級電路對信號的處理。


圖I、DFE在整個接收機(jī)中的位置；圖2、DFE動態(tài)調(diào)整閾值；(a)給出了一組存在碼間干擾(ISI)的差分序列，(b)正確判別結(jié)果；圖3、本發(fā)明所提出的DFE架構(gòu)；圖4、本發(fā)明所提出的模擬加權(quán)器電路結(jié)構(gòu)；圖5、DFE工作時序關(guān)系；其中1-模擬加權(quán)器，2-電流模式(CML)D觸發(fā)器，3-電平轉(zhuǎn)換電路，4-TSPC D觸發(fā)器，5-加權(quán)判決選擇模塊,6-輸入時鐘緩沖器模塊。
具體實施例方式下面本發(fā)明將結(jié)合附圖中的實施例作進(jìn)一步描述本發(fā)明所提出的DFE架構(gòu)如圖3所示，輸入信號Din，時鐘輸入信號CKin，輸出奇路信號(ODD)、輸出偶路信號(EVEN)。其判決反饋均衡器包括兩模擬加權(quán)器1，兩電流模式(CML) D觸發(fā)器2，兩CML到CMOS電平轉(zhuǎn)換電路3，兩TSPC D觸發(fā)器4，加權(quán)判決選擇模塊5，輸入時鐘緩沖器模塊6等。此架構(gòu)包括上下兩路，其連接關(guān)系類似每一模擬加權(quán)器I分別與一電流模式D觸發(fā)器2相連，之后接到一 CML轉(zhuǎn)CMOS電平轉(zhuǎn)換器3，此轉(zhuǎn)換器輸出的信號又接到一 TSPC型D觸發(fā)器4上面，之后得到奇偶兩路輸出的信號(ODD和EVEN)，CML轉(zhuǎn)CMOS電平轉(zhuǎn)換器的輸出信號及TSPC型D觸發(fā)器輸出的信號又接到了加權(quán)判決選擇模塊5，此加權(quán)判決選擇模塊5輸出的結(jié)果又給入到模擬加權(quán)器I中；同時CML轉(zhuǎn)CMOS電平轉(zhuǎn)換器3的輸出信號經(jīng)加權(quán)判決選擇模塊5處理后分別發(fā)送到模擬加權(quán)器I中。本發(fā)明通過將高速輸入的數(shù)據(jù)被分成了上下兩路(奇路和偶路)進(jìn)行分別處理(上下兩路采用反相的半速差分時鐘，處理方式相似)。首先，數(shù)據(jù)Din進(jìn)入到判決反饋均衡器，其先經(jīng)過模擬加權(quán)器處理I ;然后，數(shù)據(jù)進(jìn)入到高速電流模式(CML)的D觸發(fā)器2進(jìn)行信號的放大和重建；之后將高速D觸發(fā)器2輸出的信號送到CML2CM0S模塊3中進(jìn)行電平幅度的轉(zhuǎn)換，從而就可以實現(xiàn)信號用TSPC型的D觸發(fā)器4進(jìn)行處理，CML2CM0S模塊3輸出的信號以及兩個D觸發(fā)器4輸出的信號均經(jīng)過加權(quán)判決選擇模塊5處理后作為反饋判決信號給入到模擬加權(quán)器I中，通過上述的處理，得到的信號ODD和EVEN即為消除了 ISI干擾之后的信號。圖4給出了判決反饋均衡器中的模擬加權(quán)器I實際電路結(jié)構(gòu)，其采用了電流積分的辦法來實現(xiàn)反饋加權(quán)判決。加權(quán)判決選擇模塊的輸出端分別與模擬加權(quán)器的反饋控制 端相連接。DIP、DIN、D2P、D2N分別是判決反饋均衡器的兩組差分控制信號，分別來自于CML2CM0S模塊3經(jīng)過加權(quán)后得的信號，以及TSPC型D觸發(fā)器4經(jīng)過加權(quán)后得到的信號(這兩組信號均其來自加權(quán)判決選擇模塊)。
權(quán)利要求
1.一種用于高速串行接口中的電流積分型判決反饋均衡器，其特征在于包括兩支路，其中，每一支路的連接關(guān)系均為信號輸入端依次經(jīng)一模擬加權(quán)器、一電流模式(CML)D觸發(fā)器、一 CML到CMOS電平轉(zhuǎn)換電路與一 TSPC D觸發(fā)器連接，TSPC D觸發(fā)器的輸出端為支路的輸出端；一加權(quán)判決選擇模塊的輸入端分別與兩支路的輸出端、兩支路中CML到CMOS電平轉(zhuǎn)換電路的輸出端連接，其輸出端分別與兩支路的模擬加權(quán)器的反饋控制端連接；一輸入時鐘緩沖器模塊的輸出端分別與兩支路中的電流模式(CML)D觸發(fā)器的時鐘控制輸入端、TSPC D觸發(fā)器的時鐘控制輸入端連接；所述輸入時鐘緩沖器模塊時鐘信號為反相的半速差分時鐘信號。
2.如權(quán)利要求I所述的電流積分型判決反饋均衡器，其特征在于在于所述模擬加權(quán)器包括一米樣保持電路、若干MOS管、若干電容；所述米樣保持電路的兩差分輸入端分別與所述信號輸入端連接，所述采樣保持電路反向采樣輸出端與一 MOS管麗3的柵極連接、其正向采樣輸出端與一 MOS管MN4的柵極連接，所述MOS管麗3、MN4的源端分別經(jīng)一電流源與地線連接；所述MOS管麗3的漏端分別與一 MOS管MP3的漏端、模擬加權(quán)器的正向輸出端連接；所述MOS管MN4的漏端分別與一 MOS管MP4的漏端、模擬加權(quán)器的反向輸出端連接；所述MOS管MP3的柵極、MP4的柵極、采樣保持電路的時鐘控制端分別與所述輸入時鐘緩沖模塊連接；所述MOS管MP3的源端、MP4的源端分別與電源電壓端連接；模擬加權(quán)器的反向輸出端分別與電容C1、C3、C5的一端連接，且電容Cl的另一端與一 MOS管麗5的漏端連接、電容C3的另一端與一 MOS管麗7的漏端連接、電容C5的另一端與地線連接；所述MOS管麗5的源端與地線連接、柵極作為反饋控制端，所述MOS管MN7的源端與地線連接、柵極作為反饋控制端；模擬加權(quán)器的正向輸出端分別與電容C2、C4、C6的一端連接，且電容C2的另一端與一 MOS管MN6的漏端連接、電容C4的另一端與一 MOS管MN8的漏端連接、電容C6的另一端與地線連接；所述MOS管MN6的源端與地線連接、柵極作為反饋控制端，所述MOS管MN8的源端與地線連接、柵極作為反饋控制端。
3.如權(quán)利要求2所述的電流積分型判決反饋均衡器，其特征在于所述MOS管麗3、MN4的源端經(jīng)一電阻連接。
4.如權(quán)利要求I或2或3所述的電流積分型判決反饋均衡器，其特征在于所述加權(quán)判決選擇模塊采用最小方均根算法計算反饋加權(quán)值。
5.如權(quán)利要求I或2或3所述的電流積分型判決反饋均衡器，其特征在于所述加權(quán)判決選擇模塊采用迫零算法計算反饋加權(quán)值。
6.如權(quán)利要求I或2或3所述的電流積分型判決反饋均衡器，其特征在于所述MOS管MP3、MOS 管 MP4 為 PMOS 管。
全文摘要
本發(fā)明公開了一種用于高速串行接口中的電流積分型判決反饋均衡器，屬于集成電路領(lǐng)域。本發(fā)明包括兩支路，每一支路均為信號輸入端依次經(jīng)一模擬加權(quán)器、一CML D觸發(fā)器、一CML到CMOS電平轉(zhuǎn)換電路與一TSPC D觸發(fā)器連接；一加權(quán)判決選擇模塊的輸入端分別與兩支路的輸出端、兩支路中CML到CMOS電平轉(zhuǎn)換電路的輸出端連接，其輸出端分別與兩支路的模擬加權(quán)器的反饋控制端連接；一輸入時鐘緩沖器模塊的輸出端分別與兩支路中的CML D觸發(fā)器的時鐘控制輸入端、TSPC D觸發(fā)器的時鐘控制輸入端連接；所述輸入時鐘緩沖器模塊時鐘信號為反相的半速差分時鐘信號。本發(fā)明具有誤碼率低、結(jié)構(gòu)簡單、功耗小等優(yōu)點。
文檔編號H04L25/03GK102801667SQ20111013859
公開日2012年11月28日 申請日期2011年5月26日 優(yōu)先權(quán)日2011年5月26日
發(fā)明者廖懷林, 侯中原, 劉軍華, 張興 申請人:北京大學(xué)