專利名稱：基于fpga的丟包率監(jiān)測方法及裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及通信技術(shù)領(lǐng)域，尤其涉及一種網(wǎng)絡(luò)鏈路質(zhì)量監(jiān)測技術(shù)中基于 FPGA(Field-Programmable Gate Array，現(xiàn)場可編程門陣列)的丟包率監(jiān)測方法及裝置。
背景技術(shù)：
隨著數(shù)據(jù)通信技術(shù)的不斷發(fā)展，通信設(shè)備的設(shè)計(jì)不斷復(fù)雜化，掛接在通信網(wǎng)絡(luò)系統(tǒng)上的通信設(shè)備不斷增多，使得這些通信設(shè)備的穩(wěn)定性面臨著挑戰(zhàn)。操作員在調(diào)試通信設(shè)備時(shí)，常常會(huì)產(chǎn)生鏈路不暢或者信息包丟失情況。目前，一種測量鏈路丟包率的方法是在報(bào)文加入計(jì)數(shù)/序列號(hào)，通過計(jì)數(shù)/序列號(hào)測量鏈路丟包率。該方法包括至少兩個(gè)維護(hù)端點(diǎn)在通信網(wǎng)絡(luò)中相互周期性地發(fā)送連接確認(rèn)報(bào)文的過程，其步驟具體包括:A.在連接確認(rèn)報(bào)文的協(xié)議數(shù)據(jù)單元中攜帶報(bào)文序列號(hào)； B.維護(hù)端點(diǎn)通過連接確認(rèn)報(bào)文的序列號(hào)計(jì)算丟包率。上述方法雖然僅需要通過報(bào)文序列號(hào)就能計(jì)算丟包率，過程快捷方便，并可提高 LM(低電壓版移動(dòng)處理器)性能監(jiān)控的便利性，但是，該方法因引入測量報(bào)文，對原有報(bào)文流量產(chǎn)生了較大影響，其總需要主動(dòng)發(fā)起專用的測量報(bào)文流，會(huì)占用大量的網(wǎng)絡(luò)帶寬資源， 導(dǎo)致在測量丟包率時(shí)網(wǎng)絡(luò)的正常通信受到極大的影響，甚至中斷網(wǎng)絡(luò)正常通信，從而增加了網(wǎng)絡(luò)系統(tǒng)的帶寬開銷難度，降低了系統(tǒng)的可使用性。

發(fā)明內(nèi)容
本發(fā)明的主要目的在于提供一種基于FPGA的丟包率監(jiān)測方法及裝置，在不影響網(wǎng)絡(luò)可用帶寬的情況下，實(shí)現(xiàn)對鏈路丟包率的監(jiān)測。為了達(dá)到上述目的，本發(fā)明提出一種基于FPGA的丟包率監(jiān)測方法，包括本端FPGA接收對端FPGA發(fā)送的報(bào)文；當(dāng)所述報(bào)文為第一普通報(bào)文時(shí)，記錄接收所述第一普通報(bào)文時(shí)的接收計(jì)數(shù)值；當(dāng)所述報(bào)文為第一協(xié)議報(bào)文時(shí)，將當(dāng)前接收計(jì)數(shù)值填入所述第一協(xié)議報(bào)文；根據(jù)所述第一協(xié)議報(bào)文攜帶的當(dāng)前發(fā)送計(jì)數(shù)值、上次發(fā)送計(jì)數(shù)值、上次接收計(jì)數(shù)值、所述當(dāng)前接收計(jì)數(shù)值以及預(yù)設(shè)的協(xié)議報(bào)文發(fā)送間隔時(shí)間計(jì)算本端鏈路丟包率。優(yōu)選地，所述當(dāng)前發(fā)送計(jì)數(shù)值是指所述對端FPGA發(fā)送所述第一協(xié)議報(bào)文至所述本端FPGA時(shí)，該對端FPGA填入該第一協(xié)議報(bào)文內(nèi)的、當(dāng)前統(tǒng)計(jì)的第一普通報(bào)文的發(fā)送計(jì)數(shù)值。優(yōu)選地，所述計(jì)算本端鏈路丟包率之后還包括將所述第一協(xié)議報(bào)文、第一普通報(bào)文以及本端鏈路丟包率發(fā)送至本端交換芯片。優(yōu)選地，還包括所述本端FPGA接收本端交換芯片發(fā)送的第二普通報(bào)文；根據(jù)預(yù)置策略生成第二協(xié)議報(bào)文；將所述第二普通報(bào)文及第二協(xié)議報(bào)文按照預(yù)設(shè)的發(fā)送策略發(fā)送至所述對端FPGA，由所述對端FPGA計(jì)算對端鏈路丟包率。優(yōu)選地，所述將第二普通報(bào)文及第二協(xié)議報(bào)文按照預(yù)設(shè)的發(fā)送策略發(fā)送至所述對端FPGA的步驟包括判斷本端FPGA端口發(fā)送速率是否達(dá)到預(yù)定閥值；若是，則不允許第二協(xié)議報(bào)文進(jìn)入發(fā)送隊(duì)列，否則，允許所述第二協(xié)議報(bào)文進(jìn)入發(fā)送隊(duì)列， 并對第二協(xié)議報(bào)文及第二普通報(bào)文進(jìn)行排序；對待發(fā)送的所述第二普通報(bào)文進(jìn)行計(jì)數(shù)，得到發(fā)送計(jì)數(shù)值； 在發(fā)送所述第二協(xié)議報(bào)文時(shí)，將當(dāng)前發(fā)送計(jì)數(shù)值填入所述第二協(xié)議報(bào)文；將所述第二普通報(bào)文及攜帶有當(dāng)前發(fā)送計(jì)數(shù)值的第二協(xié)議報(bào)文按照排序先后發(fā)送至對端FPGA。優(yōu)選地，所述本端FPGA接收本端交換芯片發(fā)送的第二普通報(bào)文的步驟之前還包括配置所述預(yù)置策略；所述預(yù)置策略包括設(shè)置協(xié)議報(bào)文發(fā)送間隔時(shí)間、發(fā)送時(shí)間長度、上次發(fā)送計(jì)數(shù)值、上次接收計(jì)數(shù)值和/或使能。本發(fā)明還提出一種基于FPGA的丟包率監(jiān)測裝置，包括第一接收模塊，用于接收對端FPGA發(fā)送的報(bào)文；記錄模塊，用于當(dāng)所述報(bào)文為第一普通報(bào)文時(shí)，記錄接收所述第一普通報(bào)文時(shí)的接收計(jì)數(shù)值；當(dāng)所述報(bào)文為第一協(xié)議報(bào)文時(shí)，將當(dāng)前接收計(jì)數(shù)值填入所述第一協(xié)議報(bào)文；計(jì)算模塊，用于根據(jù)所述第一協(xié)議報(bào)文攜帶的當(dāng)前發(fā)送計(jì)數(shù)值、上次發(fā)送計(jì)數(shù)值、 上次接收計(jì)數(shù)值、所述當(dāng)前接收計(jì)數(shù)值以及預(yù)設(shè)的協(xié)議報(bào)文發(fā)送間隔時(shí)間計(jì)算本端鏈路丟包率。優(yōu)選地，所述當(dāng)前發(fā)送計(jì)數(shù)值是指所述對端FPGA發(fā)送所述第一協(xié)議報(bào)文至所述本端FPGA時(shí)，該對端FPGA填入該第一協(xié)議報(bào)文內(nèi)的、當(dāng)前統(tǒng)計(jì)的第一普通報(bào)文的發(fā)送計(jì)數(shù)值。優(yōu)選地，還包括第一發(fā)送模塊，用于將所述第一協(xié)議報(bào)文、第一普通報(bào)文以及本端鏈路丟包率發(fā)送至本端交換芯片。優(yōu)選地，還包括第二接收模塊，用于接收本端交換芯片發(fā)送的第二普通報(bào)文；生成模塊，用于根據(jù)預(yù)置策略生成第二協(xié)議報(bào)文；第二發(fā)送模塊，用于將所述第二普通報(bào)文及第二協(xié)議報(bào)文按照預(yù)設(shè)的發(fā)送策略發(fā)送至所述對端FPGA，由所述對端FPGA計(jì)算對端鏈路丟包率。優(yōu)選地，所述第二發(fā)送模塊包括判斷操作單元，用于判斷本端FPGA端口發(fā)送速率是否達(dá)到預(yù)定閥值；若是，則不允許第二協(xié)議報(bào)文進(jìn)入發(fā)送隊(duì)列，否則，允許所述第二協(xié)議報(bào)文進(jìn)入發(fā)送隊(duì)列，并對第二協(xié)議報(bào)文及第二普通報(bào)文進(jìn)行排序；計(jì)數(shù)單元，用于對待發(fā)送的所述第二普通報(bào)文進(jìn)行計(jì)數(shù)，得到發(fā)送計(jì)數(shù)值；寫入單元，用于當(dāng)發(fā)送所述第二協(xié)議報(bào)文時(shí)，將當(dāng)前發(fā)送計(jì)數(shù)值填入所述第二協(xié)議報(bào)文；
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發(fā)送單元，用于將所述第二普通報(bào)文及攜帶有當(dāng)前發(fā)送計(jì)數(shù)值的第二協(xié)議報(bào)文按照排序先后發(fā)送至對端FPGA。優(yōu)選地，還包括配置模塊，用于配置所述預(yù)置策略；所述預(yù)置策略包括設(shè)置協(xié)議報(bào)文發(fā)送間隔時(shí)間、發(fā)送時(shí)間長度、上次發(fā)送計(jì)數(shù)值、上次接收計(jì)數(shù)值和/或使能。本發(fā)明提出的一種基于FPGA的丟包率監(jiān)測方法及裝置，根據(jù)測量丟包率的需求， 配置協(xié)議報(bào)文的生成策略，發(fā)送測量丟包率的協(xié)議報(bào)文，減少對有限的網(wǎng)絡(luò)帶寬資源的占用。同時(shí)可不依賴專門的用于測量丟包率的序列報(bào)文，而利用網(wǎng)絡(luò)環(huán)境中原有的普通報(bào)文， 在基本不影響網(wǎng)絡(luò)可用帶寬的情況下，記錄監(jiān)測鏈路中的丟包率，降低了后期對網(wǎng)絡(luò)系統(tǒng)環(huán)境的影響，并提高了網(wǎng)絡(luò)系統(tǒng)的可用性。與現(xiàn)有技術(shù)相比，本發(fā)明使得網(wǎng)絡(luò)系統(tǒng)可操作性更強(qiáng)，適應(yīng)面更廣泛。


圖1是本發(fā)明基于FPGA的丟包率監(jiān)測方法一實(shí)施例流程示意圖；圖2是本發(fā)明基于FPGA的丟包率監(jiān)測方法涉及的網(wǎng)絡(luò)架構(gòu)示意圖；圖3是本發(fā)明基于FPGA的丟包率監(jiān)測方法另一實(shí)施例流程示意圖；圖4是本發(fā)明基于FPGA的丟包率監(jiān)測方法另一實(shí)施例中將第二普通報(bào)文及第二協(xié)議報(bào)文按照預(yù)設(shè)的發(fā)送策略發(fā)送至對端FPGA，由對端FPGA計(jì)算對端鏈路丟包率的流程示意圖；圖5是發(fā)明基于FPGA的丟包率監(jiān)測裝置一實(shí)施例結(jié)構(gòu)示意圖；圖6是發(fā)明基于FPGA的丟包率監(jiān)測裝置另一實(shí)施例結(jié)構(gòu)示意圖；圖7是發(fā)明基于FPGA的丟包率監(jiān)測裝置另一實(shí)施例中第二發(fā)送模塊的結(jié)構(gòu)示意圖。為了使本發(fā)明的技術(shù)方案更加清楚、明了，下面將結(jié)合附圖作進(jìn)一步詳述。
具體實(shí)施例方式本發(fā)明實(shí)施例解決方案主要是根據(jù)測量丟包率的需求，配置策略生成協(xié)議報(bào)文， 并結(jié)合協(xié)議報(bào)文與現(xiàn)有網(wǎng)絡(luò)中的普通報(bào)文，實(shí)現(xiàn)對鏈路丟包率的監(jiān)測，以減少對有限的網(wǎng)絡(luò)帶寬資源的占用，提高網(wǎng)絡(luò)系統(tǒng)的可用性。如圖1所示，本發(fā)明一實(shí)施例提出一種基于FPGA的丟包率監(jiān)測方法，包括步驟SlOl，本端FPGA接收對端FPGA發(fā)送的報(bào)文；如圖2所示，本實(shí)施例方法運(yùn)行環(huán)境涉及網(wǎng)絡(luò)設(shè)備中的發(fā)送端及接收端之間的數(shù)據(jù)包的傳輸，發(fā)送端及接收端分別對應(yīng)設(shè)置有負(fù)責(zé)報(bào)文交換的本端交換芯片及對端交換芯片，為了監(jiān)測本端交換芯片及對端交換芯片之間鏈路的丟包率，在發(fā)送端及接收端之間設(shè)置有本端FPGA及對端FPGA。對端FPGA向本端FPGA發(fā)送的報(bào)文包括普通報(bào)文及用于測量丟包率的協(xié)議報(bào)文， 即本實(shí)施例所稱第一普通報(bào)文及第一協(xié)議報(bào)文。對于報(bào)文的識(shí)別可以通過報(bào)文識(shí)別器來進(jìn)行區(qū)分。上述第一協(xié)議報(bào)文是在對端FPGA收到對端交換芯片發(fā)送的第一普通報(bào)文時(shí)，根據(jù)預(yù)定的配置策略生成的。其中，預(yù)定的配置策略可以由對端交換芯片配置，也可以由對端FPGA在對端交換芯片或CPU(中央處理器)的控制下配置，該配置策略包括設(shè)置協(xié)議報(bào)文發(fā)送間隔時(shí)間、發(fā)送時(shí)間長度、上次發(fā)送計(jì)數(shù)值、上次接收計(jì)數(shù)值以及使能等。如下表1所示，其中表內(nèi)的值可以根據(jù)實(shí)際情況設(shè)定
權(quán)利要求
1.一種基于FPGA的丟包率監(jiān)測方法，其特征在于，包括 本端現(xiàn)場可編程門陣列FPGA接收對端FPGA發(fā)送的報(bào)文；當(dāng)所述報(bào)文為第一普通報(bào)文時(shí)，記錄接收所述第一普通報(bào)文時(shí)的接收計(jì)數(shù)值；當(dāng)所述報(bào)文為第一協(xié)議報(bào)文時(shí)，將當(dāng)前接收計(jì)數(shù)值填入所述第一協(xié)議報(bào)文；根據(jù)所述第一協(xié)議報(bào)文攜帶的當(dāng)前發(fā)送計(jì)數(shù)值、上次發(fā)送計(jì)數(shù)值、上次接收計(jì)數(shù)值、所述當(dāng)前接收計(jì)數(shù)值以及預(yù)設(shè)的協(xié)議報(bào)文發(fā)送間隔時(shí)間計(jì)算本端鏈路丟包率。
2.根據(jù)權(quán)利要求1所述的方法，其特征在于，所述當(dāng)前發(fā)送計(jì)數(shù)值是指所述對端FPGA 發(fā)送所述第一協(xié)議報(bào)文至所述本端FPGA時(shí)，該對端FPGA填入該第一協(xié)議報(bào)文內(nèi)的、當(dāng)前統(tǒng)計(jì)的第一普通報(bào)文的發(fā)送計(jì)數(shù)值。
3.根據(jù)權(quán)利要求2所述的方法，其特征在于，所述計(jì)算本端鏈路丟包率之后還包括 將所述第一協(xié)議報(bào)文、第一普通報(bào)文以及本端鏈路丟包率發(fā)送至本端交換芯片。
4.根據(jù)權(quán)利要求1、2或3所述的方法，其特征在于，還包括 所述本端FPGA接收本端交換芯片發(fā)送的第二普通報(bào)文； 根據(jù)預(yù)置策略生成第二協(xié)議報(bào)文；將所述第二普通報(bào)文及第二協(xié)議報(bào)文按照預(yù)設(shè)的發(fā)送策略發(fā)送至所述對端FPGA，由所述對端FPGA計(jì)算對端鏈路丟包率。
5.根據(jù)權(quán)利要求4所述的方法，其特征在于，所述將第二普通報(bào)文及第二協(xié)議報(bào)文按照預(yù)設(shè)的發(fā)送策略發(fā)送至所述對端FPGA的步驟包括判斷本端FPGA端口發(fā)送速率是否達(dá)到預(yù)定閥值；若是，則不允許第二協(xié)議報(bào)文進(jìn)入發(fā)送隊(duì)列，否則，允許所述第二協(xié)議報(bào)文進(jìn)入發(fā)送隊(duì)列，并對第二協(xié)議報(bào)文及第二普通報(bào)文進(jìn)行排序；對待發(fā)送的所述第二普通報(bào)文進(jìn)行計(jì)數(shù)，得到發(fā)送計(jì)數(shù)值； 在發(fā)送所述第二協(xié)議報(bào)文時(shí)，將當(dāng)前發(fā)送計(jì)數(shù)值填入所述第二協(xié)議報(bào)文； 將所述第二普通報(bào)文及攜帶有當(dāng)前發(fā)送計(jì)數(shù)值的第二協(xié)議報(bào)文按照排序先后發(fā)送至對端FPGA。
6.根據(jù)權(quán)利要求4所述的方法，其特征在于，所述本端FPGA接收本端交換芯片發(fā)送的第二普通報(bào)文的步驟之前還包括配置所述預(yù)置策略；所述預(yù)置策略包括設(shè)置協(xié)議報(bào)文發(fā)送間隔時(shí)間、發(fā)送時(shí)間長度、上次發(fā)送計(jì)數(shù)值、上次接收計(jì)數(shù)值和/或使能。
7.一種基于FPGA的丟包率監(jiān)測裝置，其特征在于，包括 第一接收模塊，用于接收對端FPGA發(fā)送的報(bào)文；記錄模塊，用于當(dāng)所述報(bào)文為第一普通報(bào)文時(shí)，記錄接收所述第一普通報(bào)文時(shí)的接收計(jì)數(shù)值；當(dāng)所述報(bào)文為第一協(xié)議報(bào)文時(shí)，將當(dāng)前接收計(jì)數(shù)值填入所述第一協(xié)議報(bào)文；計(jì)算模塊，用于根據(jù)所述第一協(xié)議報(bào)文攜帶的當(dāng)前發(fā)送計(jì)數(shù)值、上次發(fā)送計(jì)數(shù)值、上次接收計(jì)數(shù)值、所述當(dāng)前接收計(jì)數(shù)值以及預(yù)設(shè)的協(xié)議報(bào)文發(fā)送間隔時(shí)間計(jì)算本端鏈路丟包率。
8.根據(jù)權(quán)利要求7所述的裝置，其特征在于，所述當(dāng)前發(fā)送計(jì)數(shù)值是指所述對端FPGA 發(fā)送所述第一協(xié)議報(bào)文至所述本端FPGA時(shí)，該對端FPGA填入該第一協(xié)議報(bào)文內(nèi)的、當(dāng)前統(tǒng)計(jì)的第一普通報(bào)文的發(fā)送計(jì)數(shù)值。
9.根據(jù)權(quán)利要求7所述的裝置，其特征在于，還包括第一發(fā)送模塊，用于將所述第一協(xié)議報(bào)文、第一普通報(bào)文以及本端鏈路丟包率發(fā)送至本端交換芯片。
10.根據(jù)權(quán)利要求7、8或9所述的裝置，其特征在于，還包括 第二接收模塊，用于接收本端交換芯片發(fā)送的第二普通報(bào)文； 生成模塊，用于根據(jù)預(yù)置策略生成第二協(xié)議報(bào)文；第二發(fā)送模塊，用于將所述第二普通報(bào)文及第二協(xié)議報(bào)文按照預(yù)設(shè)的發(fā)送策略發(fā)送至所述對端FPGA，由所述對端FPGA計(jì)算對端鏈路丟包率。
11.根據(jù)權(quán)利要求10所述的裝置，其特征在于，所述第二發(fā)送模塊包括判斷操作單元，用于判斷本端FPGA端口發(fā)送速率是否達(dá)到預(yù)定閥值；若是，則不允許第二協(xié)議報(bào)文進(jìn)入發(fā)送隊(duì)列，否則，允許所述第二協(xié)議報(bào)文進(jìn)入發(fā)送隊(duì)列，并對第二協(xié)議報(bào)文及第二普通報(bào)文進(jìn)行排序；計(jì)數(shù)單元，用于對待發(fā)送的所述第二普通報(bào)文進(jìn)行計(jì)數(shù)，得到發(fā)送計(jì)數(shù)值； 寫入單元，用于當(dāng)發(fā)送所述第二協(xié)議報(bào)文時(shí)，將當(dāng)前發(fā)送計(jì)數(shù)值填入所述第二協(xié)議報(bào)文；發(fā)送單元，用于將所述第二普通報(bào)文及攜帶有當(dāng)前發(fā)送計(jì)數(shù)值的第二協(xié)議報(bào)文按照排序先后發(fā)送至對端FPGA。
12.根據(jù)權(quán)利要求10所述的裝置，其特征在于，還包括配置模塊，用于配置所述預(yù)置策略；所述預(yù)置策略包括設(shè)置協(xié)議報(bào)文發(fā)送間隔時(shí)間、發(fā)送時(shí)間長度、上次發(fā)送計(jì)數(shù)值、上次接收計(jì)數(shù)值和/或使能。
全文摘要
本發(fā)明涉及一種基于FPGA的丟包率監(jiān)測方法及裝置，其方法包括本端FPGA接收對端FPGA發(fā)送的報(bào)文；當(dāng)報(bào)文為第一普通報(bào)文時(shí)，記錄接收第一普通報(bào)文時(shí)的接收計(jì)數(shù)值；當(dāng)報(bào)文為第一協(xié)議報(bào)文時(shí)，將當(dāng)前接收計(jì)數(shù)值填入第一協(xié)議報(bào)文；根據(jù)第一協(xié)議報(bào)文攜帶的當(dāng)前發(fā)送計(jì)數(shù)值、上次發(fā)送計(jì)數(shù)值、上次接收計(jì)數(shù)值、當(dāng)前接收計(jì)數(shù)值以及預(yù)設(shè)的協(xié)議報(bào)文發(fā)送間隔時(shí)間計(jì)算本端鏈路丟包率。本發(fā)明根據(jù)測量丟包率的需求，配置協(xié)議報(bào)文的生成策略，發(fā)送測量丟包率的協(xié)議報(bào)文，減少對有限的網(wǎng)絡(luò)帶寬資源的占用。同時(shí)利用網(wǎng)絡(luò)中原有的普通報(bào)文，在不影響網(wǎng)絡(luò)可用帶寬的情況下，記錄監(jiān)測鏈路中的丟包率，降低后期對網(wǎng)絡(luò)環(huán)境的影響，并提高了網(wǎng)絡(luò)的可用性。
文檔編號(hào)H04L12/26GK102223263SQ20111015416
公開日2011年10月19日 申請日期2011年6月9日 優(yōu)先權(quán)日2011年6月9日
發(fā)明者劉一遠(yuǎn) 申請人:中興通訊股份有限公司