專利名稱：基于fpga的多通道hdlc數(shù)據(jù)處理方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種HDLC數(shù)據(jù)處理器，特指一種應(yīng)用于El TDM通信信號(hào)的基于FPGA的多通道HDLC數(shù)據(jù)處理方法。
背景技術(shù)：
El TDM是指一種通過不同信道或時(shí)隙中的交叉位脈沖的時(shí)分復(fù)用，同時(shí)在同一個(gè)通信媒體上傳輸多個(gè)數(shù)字化數(shù)據(jù)、語音和視頻信號(hào)等的技術(shù)。支持2. 048 Mbps通信鏈路，將它劃分為32個(gè)時(shí)隙(每32時(shí)隙為El幀)，每間隔為64 kbps。高級(jí)鏈路控制(High-Level Data Link Control或簡(jiǎn)稱HDLC)，是一個(gè)在同步網(wǎng)上傳輸數(shù)據(jù)、面向比特的數(shù)據(jù)鏈路層協(xié)議。格式如圖1所示。CRC即循環(huán)冗余校驗(yàn)碼(Cyclic Redundancy Check):是數(shù)據(jù)通信領(lǐng)域中最常用的一種差錯(cuò)校驗(yàn)碼，其特征是信息字段和校驗(yàn)字段的長(zhǎng)度可以任意選定。FPGA (Field - Programmable Gate Array)，SP現(xiàn)場(chǎng)可編程門陣列。每個(gè)HDLC幀前、后均有一標(biāo)志碼01111110，用作幀的起始、終止指示及幀的同步。標(biāo)志碼不允許在幀的內(nèi)部出現(xiàn)，以免引起歧義。為保證標(biāo)志碼的唯一性但又兼顧幀內(nèi)數(shù)據(jù)的透明性，可以采用“0比特插入法”來解決。該法在發(fā)送端監(jiān)視除標(biāo)志碼以外的所有字段，當(dāng)發(fā)現(xiàn)有連續(xù)5個(gè)‘1’出現(xiàn)時(shí)，便在其后添插一個(gè)‘0’，然后繼續(xù)發(fā)后繼的比特流。在接收端，同樣監(jiān)視除起始標(biāo)志碼以外的所有字段。當(dāng)連續(xù)發(fā)現(xiàn)5個(gè)‘1’出現(xiàn)后，若其后一個(gè)比特‘0’則自動(dòng)刪除它，以恢復(fù)原來的比特流；若發(fā)現(xiàn)連續(xù)6個(gè)‘1’，則可能是插入的‘0’發(fā)生差錯(cuò)變成的‘1’，也可能是收到了幀的終止標(biāo)志碼。后兩種情況，可以進(jìn)一步通過幀中的幀檢驗(yàn)序列來加以區(qū)分。由于目前現(xiàn)有的HDLC接收和發(fā)送進(jìn)行數(shù)據(jù)處理時(shí)采用的是逐位進(jìn)行處理方式或者每8比特進(jìn)行處理，前者處理方法由于逐位處理，處理中斷時(shí)間受采樣率的限制。后者的處理方法是每8比特進(jìn)行處理，統(tǒng)計(jì)當(dāng)前八比特中的連‘1’數(shù)，還需要搜索前一個(gè)八比特的連‘1’數(shù)來判定連‘1’的數(shù)量，待數(shù)據(jù)成包后再進(jìn)行CRC的校驗(yàn)。前者的這種方式效率較低，特別是對(duì)于El TDM信號(hào)，由于每個(gè)時(shí)隙的數(shù)據(jù)時(shí)獨(dú)立的，按照比特流的處理很不方便，不適合高速HDLC處理；后者對(duì)前者的采樣中斷上有所改進(jìn)，降低了中斷的頻率，但是在統(tǒng)計(jì)連比特‘1’數(shù)量時(shí)，還需要獲取和本次8bit相關(guān)的連‘1’的數(shù)量，同時(shí)在處理CRC時(shí)，使用成包后的數(shù)據(jù)來處理計(jì)算，增加了 FPGA的運(yùn)算量且實(shí)時(shí)性較差，沒有很好的發(fā)揮出FPGA的高速實(shí)時(shí)的優(yōu)勢(shì)。同時(shí)以上幾種處理方式都沒有解決不同速率不同通路的HDLC處理。

發(fā)明內(nèi)容
本發(fā)明解決的技術(shù)問題是提供了一種用FPGA實(shí)現(xiàn)的一種應(yīng)用于El TDM的HDLC的接收發(fā)送的方法，并解決了多個(gè)通道和不同速率的數(shù)據(jù)流的處理，且提高了 HDLC的處理能力和穩(wěn)定性。
為解決上述技術(shù)問題，本發(fā)明通過以下步驟來實(shí)現(xiàn)一種基于FPGA的多通道HDLC 數(shù)據(jù)處理方法，其特征在于，在FPGA上實(shí)現(xiàn)多路復(fù)用信號(hào)El TDM數(shù)據(jù)碼流的輸入輸出及 HDLC數(shù)據(jù)的處理；
(1)根據(jù)ElTDM提供的幀同步信號(hào)、采樣時(shí)鐘或根據(jù)數(shù)據(jù)提取的幀同步信號(hào)，F(xiàn)PGA將串行的數(shù)據(jù)流轉(zhuǎn)化為多通道并行數(shù)據(jù)存儲(chǔ)到FPGA上指定的的雙接收緩存區(qū)中；
設(shè)置碼流的每個(gè)時(shí)隙對(duì)應(yīng)的用于HDLC數(shù)據(jù)收發(fā)處理的HDLC模塊的序號(hào)，不同時(shí)隙可設(shè)置相同的HDLC模塊；每個(gè)時(shí)隙分配一個(gè)FPGA上HDLC模塊序號(hào)寄存器，用于HDLC模塊序號(hào)的選擇；
按照序號(hào)低的八位組在前的順序，根據(jù)對(duì)應(yīng)的FPGA上的接收寄存器中指定的HDLC模塊的序號(hào)，調(diào)用HDLC模塊入口，進(jìn)行數(shù)據(jù)的處理；
HDLC模塊接收到對(duì)應(yīng)時(shí)隙的八位組數(shù)據(jù)(參見圖2)，逐位比較，進(jìn)行連‘1’計(jì)數(shù)處理； 當(dāng)比特為‘0’時(shí)，若出現(xiàn)了 5個(gè)連‘1’，則將該比特剔除；或者出現(xiàn)6個(gè)連‘1’，說明檢測(cè)到了標(biāo)記FLAG，則判定CRC校驗(yàn)電路的校驗(yàn)結(jié)果及數(shù)據(jù)的完整性；
若接收到的正常比特，將該有效比特放入到對(duì)應(yīng)的CRC校驗(yàn)電路中，每次處理一個(gè)比
特；
每次處理一個(gè)比特的方式可將數(shù)據(jù)處理的時(shí)間均分到每個(gè)時(shí)刻，最后將數(shù)據(jù)另存到指定的FPGA上的接收緩存區(qū)中；
(2)當(dāng)檢測(cè)到有數(shù)據(jù)需要發(fā)送，每次提取一個(gè)八位組，檢測(cè)5個(gè)連‘1’，后面數(shù)據(jù)添‘0’， 經(jīng)過添‘0’的處理后的數(shù)據(jù)重組，依次取出其中的八位組，并根據(jù)對(duì)應(yīng)時(shí)隙的HDLC模塊序號(hào)寄存器輸入到指定的HDLC模塊處理，處理后的數(shù)據(jù)輸出到對(duì)應(yīng)的FPGA上的發(fā)送緩存區(qū)；
在檢測(cè)5個(gè)連‘1’時(shí)，對(duì)每個(gè)比特進(jìn)行判斷同時(shí)，進(jìn)行CRC校驗(yàn)電路檢驗(yàn)，產(chǎn)生校驗(yàn)碼， 直到發(fā)送最后一個(gè)比特，將CRC校驗(yàn)電路校驗(yàn)值添加到按照數(shù)據(jù)模式發(fā)送。本發(fā)明基于FPGA現(xiàn)場(chǎng)可編程門陣列完成從串行數(shù)據(jù)到HDLC數(shù)據(jù)包的處理刪‘0’ 處理，同時(shí)進(jìn)行CRC校驗(yàn)碼的生成，及將原始數(shù)據(jù)包經(jīng)過插‘0’，到數(shù)據(jù)包發(fā)送到串行數(shù)據(jù)上。發(fā)明了便捷實(shí)現(xiàn)多通道，多速率的實(shí)現(xiàn)方式，同時(shí)將數(shù)據(jù)按照串行數(shù)據(jù)幀數(shù)據(jù)包的方式來處理數(shù)據(jù)，解決了每個(gè)時(shí)鐘周期只能處理單個(gè)比特，和完全拋棄了比特全部以8位組方式處理的弊端。本發(fā)明可提高了處理速度，極大發(fā)揮了 fpga的高效實(shí)時(shí)性的特點(diǎn)，滿足高速，多通道，多速率數(shù)據(jù)的處理需求。本發(fā)明實(shí)施例中提供的技術(shù)方案也可同時(shí)針對(duì)不同的串行數(shù)據(jù)的并行處理。本發(fā)明的提供的實(shí)施例并不局限于特定廠家的FPGA。


圖1是本發(fā)明參考的HDLC幀數(shù)據(jù)結(jié)構(gòu)圖； 圖2是本發(fā)明參考的定義的串行數(shù)據(jù)流及時(shí)鐘信號(hào)； 圖3是本發(fā)明參考CRC-CCITT生成移位寄存器作用原理； 圖4是本發(fā)明中FPGA接收處理框圖； 圖5是本發(fā)明中FPGA發(fā)送處理框圖。
具體實(shí)施例方式為了更清楚地說明本發(fā)明實(shí)施例的技術(shù)方案，下面結(jié)合附圖對(duì)發(fā)明的實(shí)施例進(jìn)行詳細(xì)的介紹，下面的方案僅僅是本發(fā)明的實(shí)施例，對(duì)于本領(lǐng)域普通技術(shù)人員來講，在不付出創(chuàng)造性勞動(dòng)的前提下，還可以根據(jù)提供的附圖獲得其他的附圖。一種基于FPGA的多通道HDLC數(shù)據(jù)處理方法，其特征在于，在FPGA上實(shí)現(xiàn)多路復(fù)用信號(hào)El TDM數(shù)據(jù)碼流的輸入輸出及HDLC數(shù)據(jù)的處理；
如圖4所示，接收過程由FPGA中設(shè)置的串并/并串轉(zhuǎn)換電路、雙緩存選擇器、5連‘1’比較器、6連‘1，比較器、7連‘1，比較器、刪零處理、CRC校驗(yàn)和數(shù)據(jù)存儲(chǔ)接收組成；接收過程步驟如下
步驟TlOl 將El TDM串行數(shù)據(jù)統(tǒng)一經(jīng)過串并轉(zhuǎn)換后的電路，將El幀數(shù)據(jù)共32時(shí)隙256bit的數(shù)據(jù)保存到指定的連續(xù)的256bit接收緩存區(qū)中，接口提供雙接收緩存區(qū)，根據(jù)幀的順序交叉存放；
步驟T102 根據(jù)用戶配置的八位組的對(duì)應(yīng)的HDLC模塊，調(diào)用HDLC接收處理，根據(jù)不同的HDLC模塊對(duì)應(yīng)的接收寄存器，可以很方便的將不同的數(shù)據(jù)分流到指定HDLC模塊，實(shí)現(xiàn)多通道的處理和不同速率的處理；
步驟T103 按照輸入的256個(gè)比特的數(shù)據(jù)，取得比特0，將數(shù)據(jù)左移一位便于下次取得比特0，取得的比特輸入到5連‘1’比較器比較，結(jié)果輸出A信號(hào)到刪零處理；A信號(hào)為‘0’，說明檢測(cè)到5個(gè)連‘1’相等，則直接丟棄該比特；否則輸出該比特；轉(zhuǎn)入步驟T105 ；
步驟T104:同步驟3獲取到比特后，輸入到6連‘1’比較器比較，結(jié)果輸出B信號(hào)到數(shù)據(jù)存儲(chǔ)模塊中，指示幀標(biāo)志是否接收到；
同時(shí)輸入到7連‘1’比較器比較，結(jié)果輸出C信號(hào)到數(shù)據(jù)存儲(chǔ)模塊中，指示該幀數(shù)據(jù)是否異常；轉(zhuǎn)入步驟T106;
步驟T105 經(jīng)過步驟3輸出的比特，輸入到CRC生產(chǎn)移位接收寄存器中(如圖3所示)，得到一個(gè)新的CRC值，按照D信號(hào)輸出到數(shù)據(jù)存儲(chǔ)模塊；
步驟T106 檢測(cè)數(shù)據(jù)包狀態(tài)信號(hào)，B信號(hào)、C信號(hào)和D信號(hào)；
當(dāng)檢測(cè)到C信號(hào)指示7個(gè)連‘ 1’，放棄數(shù)據(jù)包；獲取到的比特后，重組8位組，每得到一個(gè)8位組，同時(shí)判斷B信號(hào)，當(dāng)指示檢測(cè)到幀標(biāo)志，認(rèn)為HDLC數(shù)據(jù)包已經(jīng)結(jié)束，檢測(cè)數(shù)據(jù)的完整性和根據(jù)D信號(hào)來檢查CRC校驗(yàn)碼是否正確；否則數(shù)據(jù)存儲(chǔ)。如圖5所示，發(fā)送過程由FPGA中設(shè)置的HDLC模塊選擇、5連‘1，比較器、CRC校驗(yàn)電路、添零處理和并串轉(zhuǎn)換電路組成；
發(fā)送過程步驟如下
步驟T201 從發(fā)送緩存區(qū)獲取數(shù)據(jù)，并根據(jù)每個(gè)時(shí)隙對(duì)應(yīng)的HDLC模塊，獲取對(duì)應(yīng)HDLC模塊的數(shù)據(jù)，每次獲取8位組中的一個(gè)比特；同步進(jìn)入步驟2和3 ；
步驟T202:經(jīng)過步驟1處理的數(shù)據(jù)bit，進(jìn)入到CRC校驗(yàn)電路產(chǎn)生校驗(yàn)碼，當(dāng)數(shù)據(jù)發(fā)送完畢后，將CRC校驗(yàn)電路產(chǎn)生的校驗(yàn)碼添加到數(shù)據(jù)后面一起發(fā)送；
步驟T203:經(jīng)過步驟1處理的數(shù)據(jù)bit，進(jìn)入5連‘1’比較器，判斷數(shù)據(jù)是否是5個(gè)連‘1’，給出是否需要添零操作，當(dāng)添加零后，該數(shù)據(jù)比特暫存于指定的HDLC模塊緩存中；
步驟T204 經(jīng)過步驟3后的數(shù)據(jù)，進(jìn)入移位發(fā)送寄存器輸出到256比特的發(fā)送緩存區(qū)，使用雙發(fā)送緩存區(qū)交叉使用；步驟T205 并串轉(zhuǎn)換電路將處理后的數(shù)據(jù)根據(jù)指定的時(shí)鐘和同步信號(hào)以串行的方式發(fā)送。本發(fā)明基于FPGA現(xiàn)場(chǎng)可編程門陣列完成從串行數(shù)據(jù)到HDLC數(shù)據(jù)包的處理刪“0” 處理，同時(shí)進(jìn)行CRC校驗(yàn)碼的生成，及將原始數(shù)據(jù)包經(jīng)過插“0”，到數(shù)據(jù)包發(fā)送到串行數(shù)據(jù)上。發(fā)明了便捷實(shí)現(xiàn)多通道，多速率的實(shí)現(xiàn)方式，同時(shí)將數(shù)據(jù)按照串行數(shù)據(jù)幀數(shù)據(jù)包的方式來處理數(shù)據(jù)，解決了每個(gè)時(shí)鐘周期只能處理單個(gè)比特，和完全拋棄了比特全部以8位組方式處理的弊端。本發(fā)明可提高了處理速度，極大發(fā)揮了 fpga的高效實(shí)時(shí)性的特點(diǎn)，滿足高速，多通道，多速率數(shù)據(jù)的處理需求。本發(fā)明實(shí)施例中提供的技術(shù)方案也可同時(shí)針對(duì)不同的串行數(shù)據(jù)的并行處理。本發(fā)明的提供的實(shí)施例并不局限于特定廠家的FPGA。以上所述，僅為本發(fā)明的具體實(shí)施方法，但本發(fā)明的保護(hù)范圍并不局限于此，以權(quán)力要求的保護(hù)范圍為準(zhǔn)。
權(quán)利要求
1.一種基于FPGA的多通道HDLC數(shù)據(jù)處理方法，其特征在于，在FPGA上實(shí)現(xiàn)多路復(fù)用信號(hào)El TDM數(shù)據(jù)碼流的輸入輸出及HDLC數(shù)據(jù)的處理；(1)根據(jù)ElTDM提供的幀同步信號(hào)、采樣時(shí)鐘或根據(jù)數(shù)據(jù)提取的幀同步信號(hào)，F(xiàn)PGA將串行的數(shù)據(jù)流轉(zhuǎn)化為多通道并行數(shù)據(jù)存儲(chǔ)到FPGA上指定的的雙接收緩存區(qū)中；設(shè)置碼流的每個(gè)時(shí)隙對(duì)應(yīng)的用于HDLC數(shù)據(jù)收發(fā)處理的HDLC模塊的序號(hào)，不同時(shí)隙可設(shè)置相同的HDLC模塊；每個(gè)時(shí)隙分配一個(gè)FPGA上HDLC模塊序號(hào)寄存器，用于HDLC模塊序號(hào)的選擇；按照序號(hào)低的八位組在前的順序，根據(jù)對(duì)應(yīng)的FPGA上的接收寄存器中指定的HDLC模塊的序號(hào)，調(diào)用HDLC模塊入口，進(jìn)行數(shù)據(jù)的處理；HDLC模塊接收到對(duì)應(yīng)時(shí)隙的八位組數(shù)據(jù)，逐位比較，進(jìn)行連’ 1’計(jì)數(shù)處理；當(dāng)比特為‘0’時(shí)，若出現(xiàn)了 5個(gè)連‘1’，則將該比特剔除；或者出現(xiàn)6個(gè)連‘1’，說明檢測(cè)到了標(biāo)記FLAG，則判定CRC校驗(yàn)電路的校驗(yàn)結(jié)果及數(shù)據(jù)的完整性；若接收到的正常比特，將該有效比特放入到對(duì)應(yīng)的CRC校驗(yàn)電路中，每次處理一個(gè)比特；每次處理一個(gè)比特的方式可將數(shù)據(jù)處理的時(shí)間均分到每個(gè)時(shí)刻，最后將數(shù)據(jù)另存到指定的FPGA上的接收緩存區(qū)中；(2)當(dāng)檢測(cè)到有數(shù)據(jù)需要發(fā)送，每次提取一個(gè)八位組，檢測(cè)5個(gè)連‘1’，后面數(shù)據(jù)添‘0’，經(jīng)過添‘0’的處理后的數(shù)據(jù)重組，依次取出其中的八位組，并根據(jù)對(duì)應(yīng)時(shí)隙的HDLC模塊序號(hào)寄存器輸入到指定的HDLC模塊處理，處理后的數(shù)據(jù)輸出到對(duì)應(yīng)的FPGA上的發(fā)送緩存區(qū)；在檢測(cè)5個(gè)連‘1’時(shí)，對(duì)每個(gè)比特進(jìn)行判斷同時(shí)，進(jìn)行CRC校驗(yàn)電路檢驗(yàn)，產(chǎn)生校驗(yàn)碼，直到發(fā)送最后一個(gè)比特，將CRC校驗(yàn)電路校驗(yàn)值添加到按照數(shù)據(jù)模式發(fā)送。
2.根據(jù)權(quán)利要求1所述的基于FPGA的多通道HDLC數(shù)據(jù)處理方法，其特征在于，接收過程由FPGA中設(shè)置的串并/并串轉(zhuǎn)換電路、雙緩存選擇器、5連‘1，比較器、6連‘1，比較器、7連‘1’比較器、刪零處理、CRC校驗(yàn)和數(shù)據(jù)存儲(chǔ)接收組成；接收過程步驟如下(1)將El TDM串行數(shù)據(jù)統(tǒng)一經(jīng)過串并轉(zhuǎn)換后的電路，將El幀數(shù)據(jù)共32時(shí)隙256bit的數(shù)據(jù)保存到指定的連續(xù)的256bit接收緩存區(qū)中，接口提供雙接收緩存區(qū)，根據(jù)幀的順序交叉存放；(2)根據(jù)用戶配置的八位組的對(duì)應(yīng)的HDLC模塊，調(diào)用HDLC接收處理，根據(jù)不同的HDLC模塊對(duì)應(yīng)的接收寄存器，可以很方便的將不同的數(shù)據(jù)分流到指定HDLC模塊，實(shí)現(xiàn)多通道的處理和不同速率的處理；(3)按照輸入的256個(gè)比特的數(shù)據(jù)，取得比特0，將數(shù)據(jù)左移一位便于下次取得比特0，取得的比特輸入到5連‘1’比較器比較，結(jié)果輸出A信號(hào)到刪零處理；A信號(hào)為‘0’，說明檢測(cè)到5個(gè)連‘1’相等，則直接丟棄該比特；否則輸出該比特；轉(zhuǎn)入步驟5 ；(4)同步驟3獲取到比特后，輸入到6連‘1’比較器比較，結(jié)果輸出B信號(hào)到數(shù)據(jù)存儲(chǔ)模塊中，指示幀標(biāo)志是否接收到；同時(shí)輸入到7連‘1’比較器比較，結(jié)果輸出C信號(hào)到數(shù)據(jù)存儲(chǔ)模塊中，指示該幀數(shù)據(jù)是否異常；轉(zhuǎn)入步驟6;(5)經(jīng)過步驟3輸出的比特，輸入到CRC生產(chǎn)移位接收寄存器中，得到一個(gè)新的CRC值，按照D信號(hào)輸出到數(shù)據(jù)存儲(chǔ)模塊；(6)檢測(cè)數(shù)據(jù)包狀態(tài)信號(hào)，B信號(hào)、C信號(hào)和D信號(hào)；當(dāng)檢測(cè)到C信號(hào)指示7個(gè)連‘ 1’，放棄數(shù)據(jù)包；獲取到的比特后，重組8位組，每得到一個(gè)8位組，同時(shí)判斷B信號(hào)，當(dāng)指示檢測(cè)到幀標(biāo)志，認(rèn)為HDLC數(shù)據(jù)包已經(jīng)結(jié)束，檢測(cè)數(shù)據(jù)的完整性和根據(jù)D信號(hào)來檢查CRC校驗(yàn)碼是否正確；否則數(shù)據(jù)存儲(chǔ)。
3.根據(jù)權(quán)利要求1或2所述的基于FPGA的多通道HDLC數(shù)據(jù)處理方法，其特征在于，發(fā)送過程由FPGA中設(shè)置的HDLC模塊選擇、5連‘1，比較器、CRC校驗(yàn)電路、添零處理和并串轉(zhuǎn)換電路組成；發(fā)送過程步驟如下(1)從發(fā)送緩存區(qū)獲取數(shù)據(jù)，并根據(jù)每個(gè)時(shí)隙對(duì)應(yīng)的HDLC模塊，獲取對(duì)應(yīng)HDLC模塊的數(shù)據(jù)，每次獲取8位組中的一個(gè)比特；同步進(jìn)入步驟2和3 ；(2)經(jīng)過步驟1處理的數(shù)據(jù)bit，進(jìn)入到CRC校驗(yàn)電路產(chǎn)生校驗(yàn)碼，當(dāng)數(shù)據(jù)發(fā)送完畢后， 將CRC校驗(yàn)電路產(chǎn)生的校驗(yàn)碼添加到數(shù)據(jù)后面一起發(fā)送；(3)經(jīng)過步驟1處理的數(shù)據(jù)bit，進(jìn)入5連‘1，比較器，判斷數(shù)據(jù)是否是5個(gè)連‘ 1’，給出是否需要添零操作，當(dāng)添加零后，該數(shù)據(jù)比特暫存于指定的HDLC模塊緩存中；(4)經(jīng)過步驟3后的數(shù)據(jù)，進(jìn)入移位發(fā)送寄存器輸出到256比特的發(fā)送緩存區(qū)，使用雙發(fā)送緩存區(qū)交叉使用；(5)并串轉(zhuǎn)換電路將處理后的數(shù)據(jù)根據(jù)指定的時(shí)鐘和同步信號(hào)以串行的方式發(fā)送。
全文摘要
本發(fā)明公開了一種基于FPGA的多通道HDLC數(shù)據(jù)處理方法，以FPGA為控制處理核心，實(shí)現(xiàn)對(duì)HDLC數(shù)據(jù)的處理。該方法的實(shí)現(xiàn)過程是輸入數(shù)據(jù)為串行數(shù)據(jù)流，同時(shí)提供幀同步信號(hào)和同步時(shí)鐘，根據(jù)高級(jí)鏈路控制方式，檢測(cè)到“01111110”六個(gè)連1，即視為檢測(cè)到幀標(biāo)記(FLAG),在后續(xù)的比特流中，進(jìn)行刪零和CRC校驗(yàn)，當(dāng)檢測(cè)到下一個(gè)FLAG數(shù)據(jù)后，檢測(cè)數(shù)據(jù)的完整性和CRC校驗(yàn)值是否正確。將處理數(shù)據(jù)包存入數(shù)據(jù)存儲(chǔ)器。在發(fā)送側(cè)，獲取發(fā)送數(shù)據(jù)存儲(chǔ)區(qū)的數(shù)據(jù)，對(duì)于5個(gè)連續(xù)的“1”添加1個(gè)“0”，同時(shí)計(jì)算CRC校驗(yàn)值，當(dāng)數(shù)據(jù)發(fā)送完畢后，將獲取到的CRC校驗(yàn)數(shù)據(jù)一并發(fā)送出去。該方法可實(shí)現(xiàn)多個(gè)通道的HDLC數(shù)據(jù)的收發(fā)，以及處理不同速率的數(shù)據(jù)，同時(shí)進(jìn)行CRC的校驗(yàn)，并將處理完畢的數(shù)據(jù)包保存到指定的數(shù)據(jù)存儲(chǔ)取。
文檔編號(hào)H04L1/00GK102394719SQ20111028074
公開日2012年3月28日 申請(qǐng)日期2011年9月21日 優(yōu)先權(quán)日2011年9月21日
發(fā)明者丁子春, 余曉波, 盧凱杰, 徐佐, 歐陽添倍, 蘇應(yīng)兵, 陳創(chuàng)業(yè), 陳博, 陳文增 申請(qǐng)人:浙江銘道通信技術(shù)有限公司