專利名稱：一種高速并行接口電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明屬于數(shù)字通信領(lǐng)域，尤其涉及一種高速并行接口電路。
背景技術(shù)：
隨著數(shù)字通信業(yè)務(wù)的蓬勃發(fā)展導(dǎo)致通信系統(tǒng)對通信接口傳輸帶寬提出了前所未有的挑戰(zhàn)，其中高速并行接口與高速串行接口解決方案在光纖通信、數(shù)據(jù)交換等領(lǐng)域有著廣泛的應(yīng)用。對高速并行傳輸而言，數(shù)據(jù)的有效恢復(fù)和通道同步為傳輸瓶頸，主要存在兩個問題一是當(dāng)單線傳輸速率越來越快時，相應(yīng)每位數(shù)據(jù)所占的時間窗口越來越小，導(dǎo)致時鐘很難在數(shù)據(jù)的有效窗口準(zhǔn)確采樣；二是由于并行傳輸?shù)母鳁l數(shù)據(jù)路徑延遲不同，導(dǎo)致接收端很難有效的同步接收數(shù)據(jù)。在現(xiàn)有技術(shù)中，數(shù)據(jù)接收端主要是采用兩種方式實現(xiàn)數(shù)據(jù)恢復(fù)，一種是基于訓(xùn)練序列的數(shù)字電路，另一種是模擬時鐘數(shù)據(jù)恢復(fù)?；谟?xùn)練序列電路進(jìn)行高速數(shù)據(jù)的恢復(fù)時， 先對訓(xùn)練序列進(jìn)行采樣，根據(jù)采樣值得到時鐘的相位，然后通過對鎖相環(huán)進(jìn)行時鐘相位的調(diào)整，使得能夠在數(shù)據(jù)窗口中央采樣。各個通道通過上述方式采樣調(diào)整完成后再對各個通道采樣數(shù)據(jù)進(jìn)行同步處理。通過上述的電路能夠快速將數(shù)據(jù)恢復(fù)且同步，但缺點是不能夠動態(tài)實時的對采樣相位進(jìn)行調(diào)整，當(dāng)出現(xiàn)大相位的抖動和漂移時會導(dǎo)致采樣錯誤。對于模擬時鐘數(shù)據(jù)恢復(fù)電路，首先通過時鐘恢復(fù)電路得到采樣時鐘，然后對數(shù)據(jù)進(jìn)行采樣從而正確地采樣傳輸數(shù)據(jù)。該電路要求輸入數(shù)據(jù)是非歸零編碼(NRZI)，電路首先通過邊沿檢測器檢測數(shù)據(jù)沿的跳變，然后提取相位信息，最后通過時鐘調(diào)整電路輸出時鐘。但模擬時鐘數(shù)據(jù)恢復(fù)電路設(shè)計較為復(fù)雜，對于突發(fā)的數(shù)據(jù)信號不能滿足快速同步要求，大相位的抖動容易導(dǎo)致鎖相環(huán)失鎖，鎖相環(huán)鎖定時間較長，并且只提供了串行時鐘數(shù)據(jù)的恢復(fù)和采樣，而并未提供并行的數(shù)據(jù)傳輸解決方案。

發(fā)明內(nèi)容
本發(fā)明的目的在于提供一種高速并行接口電路，旨在解決上述背景技術(shù)中存在的問題。本發(fā)明的目的是這樣實現(xiàn)的 一種高速并行接口電路，包括 接收數(shù)據(jù)并整形的LVDS接收模塊；
與LVDS接收模塊連接，在多個相位時鐘下對LVDS接收模塊輸出的數(shù)據(jù)進(jìn)行過采樣的數(shù)據(jù)采樣模塊；
與數(shù)據(jù)采樣模塊連接，在數(shù)據(jù)采樣模塊輸出的過采樣數(shù)據(jù)中選出最佳采樣數(shù)據(jù)并通過 NRZI解碼恢復(fù)出原始數(shù)據(jù)的數(shù)據(jù)恢復(fù)模塊；以及
與數(shù)據(jù)恢復(fù)模塊連接，對數(shù)據(jù)恢復(fù)模塊輸出的數(shù)據(jù)進(jìn)行移位調(diào)整的字同步模塊。所述數(shù)據(jù)采樣模塊包括
產(chǎn)生η個相位的采樣時鐘的DLL鎖相環(huán)，所述η為大于1的整數(shù)；與DLL鎖相環(huán)連接，在所述η個采樣時鐘下對所述LVDS接收模塊輸出的數(shù)據(jù)進(jìn)行過采樣的過采樣單元；
與過采樣單元連接，將過采樣單元輸出的數(shù)據(jù)同步到一個時鐘域內(nèi)的采樣同步單元;
以及
與采樣同步單元連接，對采樣同步單元輸出的數(shù)據(jù)進(jìn)行濾波的數(shù)字濾波器。所述DLL鎖相環(huán)基于源同步時鐘信號產(chǎn)生η個相位的采樣時鐘。所述采樣同步單元還將過采樣單元輸出的數(shù)據(jù)進(jìn)行串并轉(zhuǎn)換。所述數(shù)據(jù)恢復(fù)模塊包括
檢測過采樣數(shù)據(jù)的跳變沿的數(shù)據(jù)邊沿檢測單元；
與數(shù)據(jù)邊沿檢測單元連接，根據(jù)數(shù)據(jù)邊沿檢測單元檢測到的跳變沿信息得出數(shù)據(jù)的最佳采樣點的鑒相編碼單元；
與數(shù)據(jù)采樣模塊和鑒相編碼單元連接，根據(jù)鑒相編碼單元輸出的最佳采樣點從數(shù)據(jù)采樣模塊輸出的過采樣數(shù)據(jù)中選出最佳采樣數(shù)據(jù)的多路選擇器；以及
與多路選擇器連接，對多路選擇器輸出的數(shù)據(jù)進(jìn)行NRZI解碼的NRZI解碼單元。所述數(shù)據(jù)邊沿檢測單元通過對過采樣數(shù)據(jù)組成的數(shù)據(jù)向量進(jìn)行異或得到中間向量實現(xiàn)對過采樣數(shù)據(jù)跳變沿的檢測。所述鑒相編碼單元中存儲預(yù)先計算設(shè)計的查找表，根據(jù)數(shù)據(jù)邊沿檢測單元輸出的中間向量查找輸出最佳采樣相位期望向量；所述多路選擇器根據(jù)鑒相編碼單元輸出的最佳采樣相位期望向量進(jìn)行選擇，輸出最佳采樣數(shù)據(jù)。所述字同步模塊包括移位計算單元和異步FIFO單元，所述移位計算單元用于在訓(xùn)練階段基于預(yù)設(shè)的同步字對接收到的非同步字?jǐn)?shù)據(jù)進(jìn)行移位調(diào)整，計算并存儲移位數(shù)， 以及在正常數(shù)據(jù)傳輸階段按照所存移位數(shù)對數(shù)據(jù)進(jìn)行移位，并將移位調(diào)整后的數(shù)據(jù)寫入異步FIFO單元。所述移位計算單元還用于在完成移位并計算出移位數(shù)后產(chǎn)生WrdRdy信號；對所述異步FIFO單元的讀信號在各通道的移位計算單元均已產(chǎn)生WrdRdy信號，并且所有的 WrdRdy信號均有效時有效。所述對各通道的WrdRdy信號進(jìn)行邏輯與處理得到AllRdy信號，當(dāng)AllRdy有效且同步字到來時將數(shù)據(jù)存入所述異步FIFO單元中；對于所述異步FIFO單元的讀信號在 AllRdy有效至少一個時鐘周期后有效。本發(fā)明的突出優(yōu)點是本發(fā)明使用過采樣和字同步相結(jié)合，對源同步的并行數(shù)據(jù)進(jìn)行準(zhǔn)確采樣恢復(fù)和同步，通過對過采樣數(shù)據(jù)實時動態(tài)地同步、濾波、鑒相、選擇等處理，能夠?qū)崿F(xiàn)實時動態(tài)地、正確地采樣和恢復(fù)出有效窗口中央的數(shù)據(jù)。


圖1是本發(fā)明實施例提供的高速并行接口電路的結(jié)構(gòu)圖2是本發(fā)明實施例提供的高速并行接口電路中數(shù)據(jù)采樣模塊的結(jié)構(gòu)圖； 圖3是本發(fā)明實施例提供的高速并行接口電路中數(shù)據(jù)恢復(fù)模塊的結(jié)構(gòu)圖； 圖4是本發(fā)明實施例提供的高速并行接口電路中字同步模塊的結(jié)構(gòu)圖。
具體實施例方式為了使本發(fā)明的目的、技術(shù)方案及優(yōu)點更加清楚明白，以下結(jié)合附圖及實施例，對本發(fā)明進(jìn)行進(jìn)一步詳細(xì)說明。應(yīng)當(dāng)理解，此處所描述的具體實施例僅僅用以解釋本發(fā)明，并不用于限定本發(fā)明。高速并行數(shù)據(jù)的傳輸由多個通道組成，在本發(fā)明實施例中，各通道的高速并行接口電路結(jié)構(gòu)如圖1所示。每一個單通道(并行數(shù)據(jù)中的一位數(shù)據(jù)路徑)包括數(shù)據(jù)采樣恢復(fù) (微調(diào))和字同步(粗調(diào))兩個部分。數(shù)據(jù)采樣恢復(fù)部分包括依次電性連接的低電壓差分信號(LVDS)接收模塊1、數(shù)據(jù)采樣模塊2和數(shù)據(jù)恢復(fù)模塊3。LVDS接收模塊1接收各通道中的數(shù)據(jù)并進(jìn)行整形后輸出， 數(shù)據(jù)采樣模塊2在多個相位時鐘下對數(shù)據(jù)進(jìn)行過采樣，數(shù)據(jù)恢復(fù)模塊3在過采樣數(shù)據(jù)中選出最佳采樣數(shù)據(jù)通過NRZI解碼恢復(fù)出原始數(shù)據(jù)。字同步模塊4通過對接收到的數(shù)據(jù)進(jìn)行移位調(diào)整，使各個通道數(shù)據(jù)的字對齊。初始狀態(tài)下，首先通過訓(xùn)練序列對各個傳輸通道進(jìn)行粗調(diào)的字同步，以同步通道之間超過一個或半個采樣時鐘周期的延遲，在系統(tǒng)初始化訓(xùn)練完成后的正常數(shù)據(jù)傳輸過程中，通過微調(diào)實時動態(tài)的調(diào)整數(shù)據(jù)的最佳采樣相位。圖2示出了本發(fā)明實施例提供的上述數(shù)據(jù)采樣模塊2的結(jié)構(gòu)，包括DLL鎖相環(huán)21、 過采樣單元22、采樣同步單元23和數(shù)字濾波器24。在本發(fā)明實施例中，DLL鎖相環(huán)21基于LVDS接收模塊1輸出的源同步時鐘(即發(fā)送數(shù)據(jù)端發(fā)出的隨路時鐘)信號產(chǎn)生η (η為大于1的整數(shù)，例如η為8、16等)個相位的采樣時鐘。過采樣單元22在所述η個采樣時鐘下對LVDS接收模塊1輸出的高速串行數(shù)據(jù)進(jìn)行過采樣。采樣同步單元23將過采樣數(shù)據(jù)同步到一個時鐘域內(nèi)處理，最后經(jīng)數(shù)字濾波器 24去除數(shù)據(jù)在傳輸中的突變和采樣中出現(xiàn)的毛刺。本發(fā)明實施例采用雙邊沿采樣，每個相位時鐘采樣4位數(shù)據(jù)(分2個時鐘周期完成)，在采樣數(shù)據(jù)同步過程中，預(yù)先選定所述DLL鎖相環(huán)21產(chǎn)生的η個相位時鐘中的一個(例如0相位時鐘)，將所有采樣數(shù)據(jù)均同步到該相位時鐘下。所述采樣同步單元23在進(jìn)行采樣數(shù)據(jù)的同步處理過程中還要完成數(shù)據(jù)的串并轉(zhuǎn)化，即將每個時鐘下采樣所得的4位串行數(shù)據(jù)轉(zhuǎn)化為4路并行數(shù)據(jù)，從而既可以降低其后數(shù)據(jù)恢復(fù)處理的時鐘頻率，還便于其后的訓(xùn)練序列的字同步處理，最終采樣同步單元23共輸出4*η位數(shù)據(jù)。應(yīng)當(dāng)理解，對本領(lǐng)域的技術(shù)人員而言，上述過采樣也可采用單邊沿采樣實現(xiàn)。本發(fā)明實施例利用源同步時鐘進(jìn)入DLL鎖相環(huán)21產(chǎn)生過采樣需要的各相位時鐘， 可以避免由于發(fā)送端和接收端時鐘頻率的不相同而在數(shù)據(jù)恢復(fù)時進(jìn)行數(shù)據(jù)的插入和刪除， 而利用數(shù)字濾波器則能夠?qū)鬏斅窂街谐霈F(xiàn)的突變或過采樣中出現(xiàn)的毛刺信號進(jìn)行濾波， 例如能夠?qū)ⅰ?10”、“101”等濾波成“000”、“111”，從而可以大大降低數(shù)據(jù)恢復(fù)模塊的復(fù)雜度。圖3示出了本發(fā)明實施例提供的上述數(shù)據(jù)恢復(fù)模塊3的結(jié)構(gòu)，包括多路選擇器31、 數(shù)據(jù)邊沿檢測單元32、鑒相編碼單元33和NRZI解碼單元34。經(jīng)數(shù)字濾波后的過采樣數(shù)據(jù)輸入至多路選擇器31和數(shù)據(jù)邊沿檢測單元32。數(shù)據(jù)邊沿檢測單元32檢測過采樣數(shù)據(jù)的跳變沿，鑒相編碼單元33根據(jù)數(shù)據(jù)邊沿檢測單元32檢測到的跳變沿信息得出數(shù)據(jù)的最佳采樣點，多路選擇器31則根據(jù)該最佳采樣點從輸入的過采樣數(shù)據(jù)中選出最佳采樣數(shù)據(jù)輸出，由NRZI解碼單元34對該最佳采樣數(shù)據(jù)進(jìn)行NRZI解碼恢復(fù)出原始數(shù)據(jù)。所述最佳采樣點，在本發(fā)明實施例中，即為上述η個相位采樣時鐘中的最佳采樣時鐘，通常處于兩個相鄰發(fā)生跳變沿的數(shù)據(jù)對應(yīng)的采樣時鐘的中間的時鐘可以認(rèn)為是最佳采樣點。作為本發(fā)明的一個實施例，數(shù)據(jù)邊沿檢測單元32通過對過采樣數(shù)據(jù)組成的數(shù)據(jù)向量E[el，e2，…，en]進(jìn)行異或得到中間向量X[xl，x2，…，χη-l]實現(xiàn)對過采樣數(shù)據(jù)跳變沿的檢測，其中，en (n=l,…，η)代表第η個采樣時鐘下采樣所得的4位數(shù)據(jù)。鑒相編碼單元33中存儲預(yù)先計算設(shè)計的查找表，根據(jù)數(shù)據(jù)邊沿檢測單元32輸出的中間向量X查找輸出最佳采樣相位期望向量F[fl，f2，…，fn]。多路選擇器31根據(jù)鑒相編碼單元33輸出的最佳采樣相位期望向量進(jìn)行移位和選擇，最終輸出4位最佳采樣數(shù)據(jù)。對于本領(lǐng)域技術(shù)人員來說，可以根據(jù)需要靈活對鑒相編碼單元33進(jìn)行編碼修改，從而找出最佳采樣相位的最大似然值以滿足電路的需求。每個通道數(shù)據(jù)恢復(fù)完成后給出DatRdy信號，控制字同步模塊4可以對數(shù)據(jù)進(jìn)行同步處理。所述字同步模塊4的結(jié)構(gòu)如圖4所示，包括移位計算單元41和基于流處理的異步 FIFO 單元 42。在初始狀態(tài)下，發(fā)送端將發(fā)送預(yù)定的一定系列的訓(xùn)練序列數(shù)據(jù)，例如，以 “0000_0000_0011_1111_1111”為一組進(jìn)行多次發(fā)送。移位計算單元41基于預(yù)設(shè)的同步字對接收到的非同步字?jǐn)?shù)據(jù)進(jìn)行移位調(diào)整，計算并存儲所移的位數(shù)，并將移位調(diào)整后的數(shù)據(jù)寫入異步FIFO單元42。例如，預(yù)設(shè)的同步字為“0011”，當(dāng)接收到并行數(shù)據(jù)是“0001”，則移位計算單元41將數(shù)據(jù)左移一位。移位計算單元41完成移位并計算出移位數(shù)后將產(chǎn)生WrdRdy 信號，當(dāng)每個通道的移位計算單元41均產(chǎn)生了 WrdRdy信號，并且所有的WrdRdy信號均有效時，將觸發(fā)接收端的控制單元讀取各通道的異步FIFO單元42中的數(shù)據(jù)。作為本發(fā)明的一個優(yōu)選實施例，將對各通道產(chǎn)生的WrdRdy信號進(jìn)行邏輯與處理得到AlIRdy信號，當(dāng)AlIRdy 有效且同步字到來時將數(shù)據(jù)存入到異步FIFO單元42中，對于異步FIFO單元42的讀信號則最好在AllRdy有效至少一個時鐘周期后有效。在訓(xùn)練完成后，正常數(shù)據(jù)傳輸時，移位計算單元41將根據(jù)訓(xùn)練時計算所得的移位數(shù)對接收的數(shù)據(jù)進(jìn)行移位調(diào)整。上述訓(xùn)練序列數(shù)據(jù)、同步字以及移位操作可以任意設(shè)計，不受上述所限。本發(fā)明實施例提供的高速并行接口電路使用過采樣和字同步相結(jié)合，對源同步的并行數(shù)據(jù)進(jìn)行準(zhǔn)確采樣恢復(fù)和同步。通過對過采樣數(shù)據(jù)實時動態(tài)地同步、濾波、鑒相、選擇等處理，能夠?qū)崿F(xiàn)實時動態(tài)地、正確地采樣和恢復(fù)出有效窗口中央的數(shù)據(jù)，并且能夠不受外界溫度、濕度、干擾等的影響。與現(xiàn)有技術(shù)相比，采用源同步的時鐘進(jìn)行過采樣，可以避免過采樣過程中，由于時鐘偏差而需要進(jìn)行數(shù)據(jù)的插入和刪除；采用過采樣數(shù)據(jù)采樣恢復(fù)和字同步的同步方式具有較高的帶寬傳輸能力、較低的等待時間、對抖動和傳輸通道間延遲容忍度更強(qiáng)的優(yōu)點；在過采樣后使用數(shù)字濾波器，可以去除采樣數(shù)據(jù)的突發(fā)跳變和采樣毛刺， 使系統(tǒng)適應(yīng)能力更高。以上所述僅為本發(fā)明的較佳實施例而已，并不用以限制本發(fā)明，凡在本發(fā)明的精神和原則之內(nèi)所作的任何修改、等同替換和改進(jìn)等，均應(yīng)包含在本發(fā)明的保護(hù)范圍之內(nèi)。
權(quán)利要求
1.一種高速并行接口電路，其特征在于，包括接收數(shù)據(jù)并整形的LVDS接收模塊；與LVDS接收模塊連接，在多個相位時鐘下對LVDS接收模塊輸出的數(shù)據(jù)進(jìn)行過采樣的數(shù)據(jù)采樣模塊；與數(shù)據(jù)采樣模塊連接，在數(shù)據(jù)采樣模塊輸出的過采樣數(shù)據(jù)中選出最佳采樣數(shù)據(jù)并通過 NRZI解碼恢復(fù)出原始數(shù)據(jù)的數(shù)據(jù)恢復(fù)模塊；以及與數(shù)據(jù)恢復(fù)模塊連接，對數(shù)據(jù)恢復(fù)模塊輸出的數(shù)據(jù)進(jìn)行移位調(diào)整的字同步模塊。
2.如權(quán)利要求1所述的高速并行接口電路，其特征在于，所述數(shù)據(jù)采樣模塊包括產(chǎn)生η個相位的采樣時鐘的DLL鎖相環(huán)，所述η為大于1的整數(shù)；與DLL鎖相環(huán)連接，在所述η個采樣時鐘下對所述LVDS接收模塊輸出的數(shù)據(jù)進(jìn)行過采樣的過采樣單元；與過采樣單元連接，將過采樣單元輸出的數(shù)據(jù)同步到一個時鐘域內(nèi)的采樣同步單元;以及與采樣同步單元連接，對采樣同步單元輸出的數(shù)據(jù)進(jìn)行濾波的數(shù)字濾波器。
3.如權(quán)利要求2所述的高速并行接口電路，其特征在于，所述DLL鎖相環(huán)基于源同步時鐘信號產(chǎn)生η個相位的采樣時鐘。
4.如權(quán)利要求2所述的高速并行接口電路，其特征在于，所述采樣同步單元還將過采樣單元輸出的數(shù)據(jù)進(jìn)行串并轉(zhuǎn)換。
5.如權(quán)利要求1所述的高速并行接口電路，其特征在于，所述數(shù)據(jù)恢復(fù)模塊包括檢測過采樣數(shù)據(jù)的跳變沿的數(shù)據(jù)邊沿檢測單元；與數(shù)據(jù)邊沿檢測單元連接，根據(jù)數(shù)據(jù)邊沿檢測單元檢測到的跳變沿信息得出數(shù)據(jù)的最佳采樣點的鑒相編碼單元；與數(shù)據(jù)采樣模塊和鑒相編碼單元連接，根據(jù)鑒相編碼單元輸出的最佳采樣點從數(shù)據(jù)采樣模塊輸出的過采樣數(shù)據(jù)中選出最佳采樣數(shù)據(jù)的多路選擇器；以及與多路選擇器連接，對多路選擇器輸出的數(shù)據(jù)進(jìn)行NRZI解碼的NRZI解碼單元。
6.如權(quán)利要求5所述的高速并行接口電路，其特征在于，所述數(shù)據(jù)邊沿檢測單元通過對過采樣數(shù)據(jù)組成的數(shù)據(jù)向量進(jìn)行異或得到中間向量實現(xiàn)對過采樣數(shù)據(jù)跳變沿的檢測。
7.如權(quán)利要求6所述的高速并行接口電路，其特征在于，所述鑒相編碼單元中存儲預(yù)先計算設(shè)計的查找表，根據(jù)數(shù)據(jù)邊沿檢測單元輸出的中間向量查找輸出最佳采樣相位期望向量；所述多路選擇器根據(jù)鑒相編碼單元輸出的最佳采樣相位期望向量進(jìn)行選擇，輸出最佳采樣數(shù)據(jù)。
8.如權(quán)利要求1所述的高速并行接口電路，其特征在于，所述字同步模塊包括移位計算單元和異步FIFO單元，所述移位計算單元用于在訓(xùn)練階段基于預(yù)設(shè)的同步字對接收到的非同步字?jǐn)?shù)據(jù)進(jìn)行移位調(diào)整，計算并存儲移位數(shù)，以及在正常數(shù)據(jù)傳輸階段按照所存移位數(shù)對數(shù)據(jù)進(jìn)行移位，并將移位調(diào)整后的數(shù)據(jù)寫入異步FIFO單元。
9.如權(quán)利要求8所述的高速并行接口電路，其特征在于，所述移位計算單元還用于在完成移位并計算出移位數(shù)后產(chǎn)生WrdRdy信號；對所述異步FIFO單元的讀信號在各通道的移位計算單元均已產(chǎn)生WrdRdy信號，并且所有的WrdRdy信號均有效時有效。
10.如權(quán)利要求9所述的高速并行接口電路，其特征在于，所述對各通道的WrdRdy信號進(jìn)行邏輯與處理得到AllRdy信號，當(dāng)AllRdy有效且同步字到來時將數(shù)據(jù)存入所述異步 FIFO單元中；對于所述異步FIFO單元的讀信號在AllRdy有效至少一個時鐘周期后有效。
全文摘要
本發(fā)明適用于數(shù)字通信領(lǐng)域，提供了一種高速并行接口電路，包括接收數(shù)據(jù)并整形的LVDS接收模塊；與LVDS接收模塊連接，在多個相位時鐘下對LVDS接收模塊輸出的數(shù)據(jù)進(jìn)行過采樣的數(shù)據(jù)采樣模塊；與數(shù)據(jù)采樣模塊連接，在數(shù)據(jù)采樣模塊輸出的過采樣數(shù)據(jù)中選出最佳采樣數(shù)據(jù)并通過NRZI解碼恢復(fù)出原始數(shù)據(jù)的數(shù)據(jù)恢復(fù)模塊；以及與數(shù)據(jù)恢復(fù)模塊連接，對數(shù)據(jù)恢復(fù)模塊輸出的數(shù)據(jù)進(jìn)行移位調(diào)整的字同步模塊。本發(fā)明使用過采樣和字同步相結(jié)合，對源同步的并行數(shù)據(jù)進(jìn)行準(zhǔn)確采樣恢復(fù)和同步，通過對過采樣數(shù)據(jù)實時動態(tài)地同步、濾波、鑒相、選擇等處理，能夠?qū)崿F(xiàn)實時動態(tài)地、正確地采樣和恢復(fù)出有效窗口中央的數(shù)據(jù)。
文檔編號H04L7/033GK102510328SQ201110450480
公開日2012年6月20日 申請日期2011年12月29日 優(yōu)先權(quán)日2011年12月29日
發(fā)明者呂永其, 張文沛, 陳松 申請人:成都三零嘉微電子有限公司