專利名稱：一種500萬像素視頻處理系統(tǒng)的制作方法
技術(shù)領(lǐng)域：
本實用新型涉及視頻處理，特別涉及一種500萬像素視頻處理系統(tǒng)。
背景技術(shù)：
視頻監(jiān)控的基本業(yè)務(wù)功能是提供實時監(jiān)視的手段，并對被監(jiān)視的畫面進行錄像存儲，以便事后回放。在此基礎(chǔ)上，高級的視頻監(jiān)控系統(tǒng)可以對監(jiān)控裝置進行遠程控制，并能接收報警信號，進行報警觸發(fā)與聯(lián)動。最早的視頻監(jiān)控系統(tǒng)是全模擬的視頻監(jiān)控系統(tǒng)，也稱閉路電視監(jiān)控系統(tǒng)(CCTV)。 圖像信息采用視頻，以模擬方式傳輸，一般傳輸距離不能太遠，主要應(yīng)用于小范圍內(nèi)的監(jiān)控，監(jiān)控圖像一般只能在控制中心查看。全模擬視頻監(jiān)控系統(tǒng)以模擬視頻矩陣和磁帶式錄像設(shè)備VCR為核心。隨著數(shù)字技術(shù)的發(fā)展，數(shù)字系統(tǒng)從20世紀90年代中期開始出現(xiàn)，以數(shù)字控制的視頻矩陣替代原來的模擬視頻矩陣，以數(shù)字硬盤錄像機DVR替代原來的長延時模擬錄像機， 將原來的磁帶存儲模式轉(zhuǎn)變成數(shù)字存儲錄像，實現(xiàn)了將模擬視頻轉(zhuǎn)為數(shù)字錄像。DVR集合了錄像機、畫面分割器等功能，跨出數(shù)字監(jiān)控的第一步。在此基礎(chǔ)上產(chǎn)生了全數(shù)字的視頻監(jiān)控系統(tǒng)，可以基于PC機或嵌入式設(shè)備構(gòu)成監(jiān)控系統(tǒng)，并進行多媒體管理。這類系統(tǒng)是目前視頻監(jiān)控市場的主流。隨著寬帶網(wǎng)絡(luò)的普及，視頻監(jiān)控逐漸從本地監(jiān)控向遠程監(jiān)控發(fā)展，出現(xiàn)了以網(wǎng)絡(luò)視頻服務(wù)器為代表的遠程網(wǎng)絡(luò)視頻監(jiān)控系統(tǒng)。網(wǎng)絡(luò)視頻服務(wù)器解決了視頻流在網(wǎng)絡(luò)上的傳輸問題，從圖像采集開始進行數(shù)字化處理、傳輸，這樣使得傳輸線路的選擇更加多樣性，只要有網(wǎng)絡(luò)的地方，就提供了圖像傳輸?shù)目赡?。整個系統(tǒng)趨向平臺化、智能化。該技術(shù)目前尚屬市場起步階段。視頻分辨率是視頻監(jiān)控技術(shù)中很重要的參數(shù)，直接影響到對監(jiān)控畫面的辨識能力。目前市場主流的監(jiān)控攝像機的分辨率為200萬像素，這種分辨率已經(jīng)不能滿足市場需求。

實用新型內(nèi)容本實用新型的目的在于，為解決上述問題，本實用新型提出一種500萬像素視頻處理系統(tǒng)來滿足市場的需求。為實現(xiàn)上述實用新型目的，本實用新型提出一種500萬像素視頻處理系統(tǒng)，其特征在于，包括視頻提取模塊、FPGA芯片、第一 DSP芯片、第二 DSP芯片、CPLD芯片和系統(tǒng)輸出模塊；所述視頻提取模塊的輸入接口輸入視頻流，所述視頻提取模塊的輸出接口與所述 FPGA芯片的輸入接口相連，所述FPGA芯片的輸出接口分別與第一 DSP芯片的ISIF接口和第二 DSP芯片的ISIF接口相連，所述第一 / 二 DSP芯片的輸出接口與所述系統(tǒng)輸出模塊相連，所述CPLD芯片的接口分別與所述FPGA芯片的對應(yīng)接口、第一 DSP芯片的對應(yīng)接口和第二 DSP芯片的對應(yīng)接口相連對FPGA芯片、第一 DSP芯片和第二 DSP芯片之間的啟動順序進行協(xié)調(diào)來實現(xiàn)500萬像素視頻處理。所述視頻提取模塊包括CM0S插座和千兆以太網(wǎng)插座；所述千兆以太網(wǎng)插座通過 PHY芯片與所述FPGA芯片的相應(yīng)接口相連。所述系統(tǒng)輸出模塊包括USB插座、SD卡插座和百兆以太網(wǎng)插座；所述百兆以太網(wǎng)插座通過PHY芯片與所述DSP芯片的相應(yīng)輸出接口相連。該系統(tǒng)還包括第一 DDR2芯片和第二 DDR2芯片；所述第一 DDR2芯片的接口與所述第一 DSP芯片的相應(yīng)接口相連；所述第二 DDR2芯片的接口與所述第二 DSP芯片的相應(yīng)接口相連。所述第二 DSP芯片的后端連接232串口和485串口。本實用新型的優(yōu)點在于，該視頻處理系統(tǒng)能夠處理的像素高達500萬。且本系統(tǒng)處理視頻的速度快，效率高，適合大數(shù)據(jù)量的處理，滿足了市場的需求。本系統(tǒng)中的DSP芯片的后端連接有232串口和485串口，使得該系統(tǒng)可以進一步的升級拓展。另外，本系統(tǒng)中的兩片DSP芯片中一片進行高清視頻壓縮，另一片進行標清視頻壓縮。這樣可以支持雙碼流，為用戶帶來很大的方便。

圖1為本實用新型的一種500萬像素視頻處理系統(tǒng)的結(jié)構(gòu)圖。
具體實施方式

以下結(jié)合附圖和具體實施方式
，對本實用新型的方法進行進一步詳細的說明。如圖1所示，圖1為本實用新型的一種500萬像素視頻處理系統(tǒng)的結(jié)構(gòu)圖。下面具體分析500萬像素視頻處理系統(tǒng)的架構(gòu)和功能視頻提取方面采用兩種接口 CM0S傳感器接口和千兆以太網(wǎng)接口。視頻處理方面采用的主芯片是一塊FPGA(xilinx XC5VLX110T)加上兩塊DSP (Tl TMS320DM368)。視頻輸出方面我們提供百兆以太網(wǎng)的網(wǎng)絡(luò)回傳、USB接口的本地存儲以及SD卡的本地存儲。其中，DSP(Digital Signal Processor)芯片即數(shù)字信號處理器，可以實現(xiàn)較高速的數(shù)據(jù)采集，尤其在算法運算上具有較高的性能，其邏輯控制和外部接口的通用性較差。 FPGA(FieldProgrammable GateArray)即現(xiàn)場可編程門陣列，其全部邏輯控制有硬件完成， 速度快，效率高，適合大數(shù)據(jù)量的高速傳輸控制。在高速數(shù)據(jù)采集方面，F(xiàn)PGA有DSP無法比擬的優(yōu)勢，其缺點在于難以實現(xiàn)較復雜的算法。因此，單獨使用FPGA或DSP作為數(shù)據(jù)采集和處理的核心部件都不是最佳選擇。CMOS傳感器能夠輸出500萬像素級數(shù)據(jù)流，其數(shù)據(jù)總線直接與主芯片F(xiàn)PGA的IO 口連接。千兆以太網(wǎng)接口通過網(wǎng)線連接網(wǎng)絡(luò)攝像機，網(wǎng)絡(luò)攝像機的數(shù)據(jù)通過PHY芯片解析后發(fā)送給主芯片F(xiàn)PGA。這里提到的CMOS傳感器模塊的正常工作需要外界通過SPI總線對其進行配置，這里我們是通過DSP將配置數(shù)據(jù)經(jīng)由FPGA傳輸給CMOS傳感器模塊的。主芯片F(xiàn)PGA的作用是對輸入的視頻信號進行處理。采用的算法是resizer算法和 demosaic算法。FPGA中需要同時提供算法的輸入接口和輸出接口。一般的圖像處理算法不是單一存在的，需要一些通用性的算法協(xié)同處理，本實施例中的采用的resizer算法是指對輸入的視頻信號進行分辨率轉(zhuǎn)換的一類算法模塊。由于CMOS模塊采集的數(shù)據(jù)造成每個像素點只有單一的顏色。為了得到完全的圖像，需要demosaic算法對像素的顏色進行填充。算法的輸入接口部分需要根據(jù)不同算法的各自的特性對圖像進行加工和裁剪，并根據(jù) resizer算法的要求生成控制、同步信號和其他參數(shù)。輸出接口部分主要是接收demosaic 算法的數(shù)據(jù)和同步信號，并使用buffer進行緩存。FPGA通過DSP 上的 ISIF(Image Sense Interface)接口與兩塊DSP 相連。該接口是DSP上的專用接口，完成FPGA和DSP之間的圖像數(shù)據(jù)的傳輸。而在此之前，F(xiàn)PGA需要根據(jù)ISIF的接口要求對圖像數(shù)據(jù)進行處理，使之輸出的數(shù)據(jù)符合ISIF接口的格式。第一 DSP芯片進行高清視頻壓縮，第二 DSP芯片進行標清視頻壓縮。所謂的高清視頻能夠達到2448*2048分辨率，幀速15幀，標清最高支持Dl (720*576)格式視頻，幀速15 幀。所以本實用性的視頻處理系統(tǒng)支持雙碼流，給用戶帶來更大的方便。經(jīng)過壓縮的視頻數(shù)據(jù)可以通過PHY芯片解析后，通過百兆以太網(wǎng)回傳到信息中心?？紤]到高清視頻數(shù)據(jù)量非常龐大，我們?yōu)楦咔逡曨l壓縮的DSP提供了 USB接口進行本地存儲，或者直接存儲到本地的SD卡。用戶可以根據(jù)需要選擇數(shù)據(jù)的處理方式。同時，DSP的后端連接232和485串口，這樣PC可以通過232串口實現(xiàn)與DSP通信，為后期調(diào)試DSP提供途徑。485串口主要應(yīng)用在云臺控制上，通過DSP指令控制云臺的動作，為以后的實際應(yīng)用提供途徑。為了更好的協(xié)調(diào)FPGA和兩個DSP的啟動順序，我們加入一塊CPLD芯片進行邏輯控制。我們的做法是當兩塊DSP從flash啟動后，進行標清視頻壓縮的DSP通知FPGA進行復位，使FPGA從片外進行配置，待FPGA配置完成后，通知兩個DSP芯片進入工作狀態(tài)。此外，DDR2是存儲設(shè)備，用來存儲視頻處理的中間數(shù)據(jù)等。最后所應(yīng)說明的是，以上實施例僅用以說明本實用新型的技術(shù)方案而非限制。盡管參照實施例對本實用新型進行了詳細說明，本領(lǐng)域的普通技術(shù)人員應(yīng)當理解，對本實用新型的技術(shù)方案進行修改或者等同替換，都不脫離本實用新型技術(shù)方案的精神和范圍，其均應(yīng)涵蓋在本實用新型的權(quán)利要求范圍當中。
權(quán)利要求1.一種500萬像素視頻處理系統(tǒng)，其特征在于，包括視頻提取模塊、FPGA芯片、第一 DSP芯片、第二 DSP芯片、CPLD芯片和系統(tǒng)輸出模塊；所述視頻提取模塊的輸入接口輸入視頻流，所述視頻提取模塊的輸出接口與所述FPGA 芯片的輸入接口相連，所述FPGA芯片的輸出接口分別與第一 DSP芯片的ISIF接口和第二 DSP芯片的ISIF接口相連，所述第一 / 二 DSP芯片的輸出接口與所述系統(tǒng)輸出模塊相連， 所述CPLD芯片的接口分別與所述FPGA芯片的對應(yīng)接口、第一 DSP芯片的對應(yīng)接口和第二 DSP芯片的對應(yīng)接口相連對FPGA芯片、第一 DSP芯片和第二 DSP芯片之間的啟動順序進行協(xié)調(diào)來實現(xiàn)500萬像素視頻處理。
2.根據(jù)權(quán)利要求1所述的500萬像素視頻處理系統(tǒng)，其特征在于，所述視頻提取模塊包括CM0S插座和千兆以太網(wǎng)插座；所述千兆以太網(wǎng)插座通過PHY芯片與所述FPGA芯片的相應(yīng)接口相連。
3.根據(jù)權(quán)利要求1所述的500萬像素視頻處理系統(tǒng)，其特征在于，所述系統(tǒng)輸出模塊包括USB插座、SD卡插座和百兆以太網(wǎng)插座；所述百兆以太網(wǎng)插座通過PHY芯片與所述DSP芯片的相應(yīng)輸出接口相連。
4.根據(jù)權(quán)利要求1所述的500萬像素視頻處理系統(tǒng)，其特征在于，該系統(tǒng)還包括第一 DDR2芯片和第二 DDR2芯片；所述第一 DDR2芯片的接口與所述第一 DSP芯片的相應(yīng)接口相連；所述第二 DDR2芯片的接口與所述第二 DSP芯片的相應(yīng)接口相連。
5.根據(jù)權(quán)利要求1所述的500萬像素視頻處理系統(tǒng)，其特征在于，所述第二DSP芯片的后端連接232串口和485串口。
專利摘要本實用新型涉及一種500萬像素視頻處理系統(tǒng)，其特征在于，包括視頻提取模塊、FPGA芯片、第一DSP芯片、第二DSP芯片、CPLD芯片和系統(tǒng)輸出模塊；所述視頻提取模塊的輸入接口輸入視頻流，所述視頻提取模塊的輸出接口與所述FPGA芯片的輸入接口相連，所述FPGA芯片的輸出接口分別與第一DSP芯片的輸入接口和第二DSP芯片的輸入接口相連，所述第一/二DSP芯片的輸出接口與所述系統(tǒng)輸出模塊相連，所述CPLD芯片的接口分別與所述FPGA芯片的對應(yīng)接口、第一DSP芯片的對應(yīng)接口和第二DSP芯片的對應(yīng)接口相連對FPGA芯片和DSP芯片之間的啟動順序進行協(xié)調(diào)來實現(xiàn)500萬像素視頻處理。
文檔編號H04N5/14GK202111782SQ20112019548
公開日2012年1月11日 申請日期2011年6月10日 優(yōu)先權(quán)日2011年6月10日
發(fā)明者蔚曉明, 高紅飛 申請人:北京云加速信息技術(shù)有限公司