專利名稱：數(shù)據(jù)傳輸系統(tǒng)、數(shù)據(jù)傳輸方法、接收電路以及接收方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種數(shù)據(jù)傳輸系統(tǒng)、數(shù)據(jù)傳輸方法、接收電路以及接收方法。
背景技術(shù)：
日本特許公開專利申請第2001-306491號以及第2002-269036號描述了一種利用在基于不同頻率的時鐘信號進行操作的兩個電路之間的控制信號的具有握手方式的數(shù)據(jù)傳輸方法。在這種方法中，數(shù)據(jù)傳輸基于數(shù)據(jù)請求而被控制啟動，并且響應(yīng)于接收完成的通知而為下次發(fā)送作準(zhǔn)備。日本特許公開專利申請第9-6725號描述了是一種利用在兩個電路之間的選通信號的數(shù)據(jù)傳輸方法。在這種方法中，發(fā)送電路發(fā)送數(shù)據(jù)也發(fā)送選通信號。接收電路與選通信號同步地接收數(shù)據(jù)，并基于時鐘信號讀取所接收到的數(shù)據(jù)。日本特許公開專利申請第1-23637號描述了一種利用在兩個電路之間的具有標(biāo)志(flag)的控制數(shù)據(jù)的數(shù)據(jù)傳輸方法。在這種方法中，接收電路在多個時刻接收標(biāo)志和控制信號，并在連續(xù)接收同樣的標(biāo)志期間處理同樣的控制數(shù)據(jù)，從而降低傳輸錯誤。

發(fā)明內(nèi)容
期望在基于不同的時鐘信號進行異步操作的兩個電路之間傳輸連續(xù)的數(shù)據(jù)。根據(jù)一個方案，一種數(shù)據(jù)傳輸系統(tǒng)，包括被配置為根據(jù)第一時鐘信號進行操作的發(fā)送電路以及被配置為根據(jù)不同于第一時鐘信號的第二時鐘信號進行操作的接收電路。該發(fā)送電路包括被配置為輸出輪詢信號的輸出電路。輸出電路根據(jù)將來自發(fā)送電路的數(shù)據(jù)發(fā)送至接收電路的發(fā)送時刻而對該輪詢信號的電平進行邏輯反相。該接收電路包括第一信號產(chǎn)生電路、第二信號產(chǎn)生電路以及數(shù)據(jù)選擇電路。該第一信號產(chǎn)生電路在多個時刻接收發(fā)送數(shù)據(jù)并產(chǎn)生分別對應(yīng)于多個時刻的多組接收數(shù)據(jù)。該第二信號產(chǎn)生電路在該多個時刻接收輪詢信號，并產(chǎn)生分別對應(yīng)于該多個時刻的多個同步輪詢信號。該數(shù)據(jù)選擇電路相互比較多個同步輪詢信號的電平，并根據(jù)比較結(jié)果選擇所述多組接收數(shù)據(jù)的其中之一。根據(jù)上述方案，能夠在兩個電路之間傳輸連續(xù)的數(shù)據(jù)。


根據(jù)下文中結(jié)合附圖對目前優(yōu)選的實施例的描述，可更好地理解本發(fā)明的實施例與其目的和優(yōu)點，在附圖中:圖1為示出半導(dǎo)體裝置的示意性方框電路圖；圖2為示出發(fā)送電路和接收電路的示意性電路圖；圖3為示出使能信號產(chǎn)生電路的示意性電路圖；圖4為示出解碼器的示意性電路圖；圖5和圖6為示出解碼器的操作的解釋性視圖；圖7、圖8、圖9、圖10以及圖11為數(shù)據(jù)傳輸?shù)臅r序圖(timing diagram);以及
圖12為外部數(shù)據(jù)傳輸?shù)臅r序圖。
具體實施例方式下面將參照附圖對一個實施例進行描述。如圖1所示，半導(dǎo)體裝置10基于外部時鐘信號ECK根據(jù)輸入信號SI輸出數(shù)據(jù)SD。輸入信號SI為諸如從傳感器輸出的電壓等模擬信號。數(shù)據(jù)SD例如為多位的串行數(shù)據(jù)。例如，半導(dǎo)體裝置10將模擬輸入信號SI轉(zhuǎn)換為多位的數(shù)字信號，并基于外部時鐘信號ECK串行輸出數(shù)字信號作為數(shù)據(jù)SD。半導(dǎo)體裝置10為數(shù)據(jù)傳輸系統(tǒng)的一個示例。半導(dǎo)體裝置10的內(nèi)部電路11根據(jù)輸入信號SI輸出數(shù)據(jù)和控制信號。內(nèi)部電路11(例如為模擬-數(shù)字轉(zhuǎn)換電路)基于不同于外部時鐘信號ECK的內(nèi)部時鐘信號SCK進行操作，并將模擬輸入信號SI轉(zhuǎn)換為數(shù)字信號。內(nèi)部電路11輸出數(shù)字信號作為數(shù)據(jù)TDI。數(shù)據(jù)TDI例如為8位數(shù)據(jù)。內(nèi)部時鐘信號SCK為第一時鐘信號的一個示例。外部時鐘信號ECK為第二時鐘信號的一個示例。內(nèi)部電路11輸出與數(shù)據(jù)TDI相對應(yīng)的發(fā)送使能信號TEN。發(fā)送使能信號TEN表示內(nèi)部電路11輸出有效的數(shù)據(jù)TDI。內(nèi)部電路11在給定時間段期間(例如，等同于內(nèi)部時鐘信號SCK的一個周期時間的時間段)輸出具有給定電平(例如，H電平)的發(fā)送使能信號TEN。內(nèi)部電路11在電路輸出給定電平的發(fā)送使能信號TEN時的時間段期間輸出數(shù)據(jù)TDI。發(fā)送電路12接收內(nèi)部時鐘信號SCK。響應(yīng)于從內(nèi)部電路11輸出的發(fā)送使能信號TEN，發(fā)送電路12與內(nèi)部時鐘信號SCK同步地鎖存有效數(shù)據(jù)TDI。發(fā)送電路12輸出等同于所鎖存的數(shù)據(jù)TDI的數(shù)據(jù)TD0。發(fā)送電路12輸出輪詢信號PL。輪詢信號PL的電平在每次輸出數(shù)據(jù)TDO時被反相。接收電路13在響應(yīng)于從外部接口 14提供的讀取請求信號的不同時刻接收從發(fā)送電路12輸出的數(shù)據(jù)TD0。此外，接收電路13根據(jù)讀取請求信號REQ在不同時刻接收從發(fā)送電路12輸出的輪詢信號PL。然后，基于在不同時刻接收到的多個輪詢信號PL (在本示例中，PL1、PL2、以及PL3)，接收電路13輸出等同于所接收到的多組數(shù)據(jù)TDO的其中之一的接收數(shù)據(jù)RD0。讀取請求信號REQ是定時信號的示例。外部接口 14基于給定系統(tǒng)與半導(dǎo)體裝置(未示出)進行串行通信。通信系統(tǒng)為與外部時鐘信號ECK同步的串行通信系統(tǒng)(例如，SPI (串行外圍接口)系統(tǒng))。外部接口 14并行-串行轉(zhuǎn)換從接收電路13輸出的接收數(shù)據(jù)RD0，并輸出所轉(zhuǎn)換的數(shù)據(jù)。內(nèi)部電路11在每個給定的間隔輸出發(fā)送使能信號TEN和數(shù)據(jù)TDI。例如，外部接口 14以給定周期將數(shù)據(jù)SD輸出給耦接至半導(dǎo)體裝置10的其它半導(dǎo)體裝置。在這種情況下，根據(jù)外部接口 14輸出數(shù)據(jù)SD的周期設(shè)定輸出數(shù)據(jù)TDI的周期。然而，內(nèi)部電路11不會與外部電路14協(xié)同操作。如上所述，內(nèi)部電路11基于內(nèi)部時鐘信號SCK進行操作以輸出數(shù)據(jù)TDI和發(fā)送使能信號TEN。另一方面，外部接口 14與用于串行通信的外部時鐘信號ECK同步操作以輸出讀取請求信號REQ。S卩，內(nèi)部電路11輸出數(shù)據(jù)TDI的時刻以及外部接口 14輸出讀取請求信號REQ的時刻是不同步的。如上所述，發(fā)送電路12在每次電路輸出數(shù)據(jù)TDO時對輪詢信號PL的電平進行反相。接收電路13響應(yīng)于讀取請求信號REQ而在多個時刻接收輪詢信號，并且也在多個時刻接收發(fā)送信號TD0。然后，接收電路13基于在不同時刻所接收到的輪詢信號輸出等同于所接收到的多組數(shù)據(jù)的其中之一的接收數(shù)據(jù)RDO。以這種方式，發(fā)送電路12和接收電路13異步發(fā)送和接收數(shù)據(jù)，而不用相互進行握手?，F(xiàn)在將描述發(fā)送電路12的配置。如圖2所示，數(shù)據(jù)TDI被提供至發(fā)送電路12的觸發(fā)電路(flip-flop circuit)21的輸入端IN。如上所述，數(shù)據(jù)TDI為多位信號(例如，8位)。觸發(fā)電路21包括對應(yīng)于數(shù)據(jù)TDI的位數(shù)的多個觸發(fā)器。每個觸發(fā)器接收數(shù)據(jù)TDI的相應(yīng)位。觸發(fā)電路21例如為D型觸發(fā)電路。發(fā)送使能信號TEN被提供至觸發(fā)電路21的使能端EN，并且內(nèi)部時鐘信號SCK被提供至觸發(fā)電路21的時鐘端。發(fā)送使能信號TEN的電平表示數(shù)據(jù)TDI是有效的還是無效的。例如，H電平的發(fā)送使能信號TEN表示數(shù)據(jù)TDI是有效的，而L電平的發(fā)送使能信號TEN表示數(shù)據(jù)TDI是無效的。圖1中所示的內(nèi)部電路11根據(jù)輸出數(shù)據(jù)TDI的時刻輸出發(fā)送使能信號TEN。例如，內(nèi)部電路11在內(nèi)部時鐘信號SCK的每個周期中交替輸出H電平的發(fā)送使能信號TEN和L電平的發(fā)送使能信號TEN。內(nèi)部電路11在輸出H電平的發(fā)送使能信號TEN的時間段中的內(nèi)部時鐘信號SCK的一半周期之后輸出數(shù)據(jù)TDI。觸發(fā)電路21基于發(fā)送使能信號TEN進行操作，同步于內(nèi)部時鐘信號SCK鎖存有效數(shù)據(jù)TDI，并從輸出端OUT輸出數(shù)據(jù)TDO。例如，當(dāng)發(fā)送使能信號TEN處于H電平時，觸發(fā)電路21在內(nèi)部時鐘信號SCK的上升沿的時刻鎖存數(shù)據(jù)TDI。然后，觸發(fā)電路21輸出具有所鎖存的數(shù)據(jù)TDI的電平的數(shù)據(jù)TD0。輸出數(shù)據(jù)TDO的位數(shù)等于輸入數(shù)據(jù)TDI的位數(shù)。內(nèi)部時鐘信號SCK被提供至反相電路22的輸入端。反相電路22對內(nèi)部時鐘信號SCK的電平進行邏輯反相。反相電路22的輸出信號被提供至觸發(fā)電路23的時鐘端。觸發(fā)電路23例如為D型觸發(fā)電路。發(fā)送使能信號TEN被提供至觸發(fā)電路23的使能端EN。觸發(fā)電路的輸出端OUT耦接至反相電路24的輸入端。反相電路24的輸出端耦接至觸發(fā)電路23的輸入端TN。觸發(fā)電路23為輸出電路的一個示例。觸發(fā)電路23基于發(fā)送使能信號TEN進行操作，與內(nèi)部時鐘信號SCK同步地鎖存反相電路24的輸出信號，并從輸出端OUT輸出輪詢信號PL。例如，當(dāng)發(fā)送使能信號TEN處于H電平時，觸發(fā)電路23在反相電路22的輸出信號的上升沿的時刻(即，在內(nèi)部時鐘信號SCK的下降沿的時刻)鎖存反相電路24的輸出信號。然后，觸發(fā)電路23輸出具有所鎖存的輸出信號的電平的輪詢信號PL。輪詢信號PL被提供至反相電路24。反相電路24對輪詢信號PL的電平進行邏輯反相。觸發(fā)電路23在每次輸出H電平的發(fā)送使能信號TEN時(S卩，在每次輸出數(shù)據(jù)TDO時)對輪詢信號PL的電平進行邏輯反相。下面將描述接收電路13的配置。輪詢信號PL被提供至接收電路13的觸發(fā)電路31的輸入端IN。觸發(fā)電路31的輸出端OUT耦接至觸發(fā)電路32的輸入端IN。外部時鐘信號ECK被提供至觸發(fā)電路31和32的時鐘端。觸發(fā)電路31和32例如為D型觸發(fā)電路。觸發(fā)電路31與外部時鐘信號ECK的上升沿同步地鎖存輪詢信號PL，并輸出具有所鎖存的輪詢信號PL電平的信號。觸發(fā)電路32同步于外部時鐘信號的上升沿鎖存觸發(fā)電路31的輸出信號，并輸出具有所鎖存的輸出信號電平的信號PLE。以這種方式，觸發(fā)電路31和32產(chǎn)生與外部時鐘信號ECK同步的信號(下文中，稱作“接收輪詢信號)PLE。
該接收輪詢信號PLE被提供至三個觸發(fā)電路33a、33b以及33c的輸入端IN。觸發(fā)電路33a至33c例如為D型觸發(fā)電路。外部時鐘信號ECK被提供至觸發(fā)電路33a至33C的觸發(fā)電路的時鐘端。第一接收使能信號ENl從使能信號產(chǎn)生電路34被提供至觸發(fā)電路33a的使能端EN0響應(yīng)于H電平的接收使能信號ENl，觸發(fā)電路33a在外部時鐘信號ECK的上升沿時刻鎖存該接收輪詢信號PLE。然后，觸發(fā)電路33a輸出具有所鎖存的信號PLE的電平的第一同步輪詢信號PLl。第二接收使能信號EN2從使能信號產(chǎn)生電路34被提供至觸發(fā)電路33b的使能端EN0響應(yīng)于H電平的接收使能信號EN2，觸發(fā)電路33b在外部時鐘信號ECK的上升沿時刻鎖存該接收輪詢信號PLE。然后，觸發(fā)電路33b輸出具有所鎖存的信號PLE的電平的第二同步輪詢信號PL2。第三接收使能信號EN3從使能信號產(chǎn)生電路34被提供至觸發(fā)電路33c的使能端EN0響應(yīng)于H電平的接收使能信號EN3，觸發(fā)電路33c在外部時鐘信號ECK的上升沿時刻鎖存該接收輪詢信號PLE。然后，觸發(fā)電路33c輸出具有所鎖存的信號PLE的電平的第三同步輪詢信號PL3。讀取請求信號REQ和外部時鐘信號ECK從圖1所示的外部接口 14被提供至使能信號產(chǎn)生電路34。使能信號產(chǎn)生電路34基于外部時鐘信號ECK和讀取請求信號REQ在互不相同的時刻產(chǎn)生第一至第三接收使能信號ENl至EN3。如圖3所示，使能信號產(chǎn)生電路34包括兩個觸發(fā)電路41和42。觸發(fā)電路41和42例如為D型觸發(fā)電路。讀取請求信號REQ被提供至觸發(fā)電路41的數(shù)據(jù)輸入端IN。使能信號產(chǎn)生電路34輸出讀取請求信號REQ作為第一接收使能信號EN1。外部時鐘信號ECK被提供至觸發(fā)電路41的時鐘端。觸發(fā)電路41在外部時鐘信號ECK的上升沿時刻鎖存讀取請求信號REQ，并輸出具有所鎖存的信號REQ的電平的第二接收使能信號EN2。讀取請求信號REQ的脈沖寬度具有外部時鐘信號ECK的一個周期時間，并與外部時鐘信號ECK的上升沿同步產(chǎn)生。第一接收使能信號ENl的波長和時刻基本等于讀取請求信號REQ的波長和時刻。因此，第二接收使能信號EN2相對于第一接收使能信號ENl被延遲了外部時鐘信號ECK的一個周期時間。觸發(fā)電路41的輸出端OUT耦接至觸發(fā)電路42的輸入端IN。外部時鐘信號ECK被提供至觸發(fā)電路42的時鐘端。觸發(fā)電路42在外部時鐘信號ECK的上升沿時刻鎖存第二接收使能信號EN2，并輸出具有所鎖存的信號EN2的電平的第三接收使能信號EN3。因而，第三接收使能信號EN3相對于第二接收使能信號EN2被延遲了外部時鐘信號ECK的一個周期時間。以這種方式，使能信號產(chǎn)生電路34在基本等于讀取請求信號REQ的上升和下降時刻的時刻輸出第一接收使能信號EN1。此外，使能信號產(chǎn)生電路34產(chǎn)生相對于讀取請求信號REQ被延遲了外部時鐘信號ECK的一個周期時間的第二接收使能信號EN2。此外，使能信號產(chǎn)生電路34產(chǎn)生相對于讀取請求信號REQ被延遲了外部時鐘信號ECK的兩個周期時間的第三接收使能信號EN3。圖1中所示的外部接口 14與外部時鐘信號ECK同步地輸出讀取請求信號REQ。讀取請求信號REQ為脈沖寬度根據(jù)外部時鐘信號ECK的周期而定的脈沖信號，該脈沖寬度例如為外部時鐘信號的一個周期時間。因此，圖2中所示的觸發(fā)電路33a至33c分別基于第一至第三接收使能信號ENl至EN3在互不相同的時間段中進行操作，并在不同時刻鎖存一個接收輪詢信號PLE。然后，觸發(fā)電路33a至33c分別輸出第一至第三同步輪詢信號PLl至PL3，它們具有被各自的觸發(fā)電路33a至33c所鎖存的信號的電平。觸發(fā)電路33a至33c為第二信號產(chǎn)生電路的示例。從使能信號產(chǎn)生電路34輸出的第一至第三接收使能信號ENl至EN3也被分別提供至三個觸發(fā)電路35a、35b以及35c的使能端EN。外部時鐘信號ECK被提供至觸發(fā)電路35a至35c的時鐘端。發(fā)送數(shù)據(jù)TDO被提供至觸發(fā)電路35a至35c的輸入端IN。如上所述，發(fā)送數(shù)據(jù)TDO為多位(例如，8位)數(shù)據(jù)。按照與發(fā)送電路12的觸發(fā)電路21類似的方式，每個觸發(fā)電路35a至35c包括與發(fā)送數(shù)據(jù)TDO的位數(shù)一致的多個觸發(fā)器，并且每個觸發(fā)器接收發(fā)送數(shù)據(jù)TDO的相應(yīng)位。觸發(fā)電路35a至35c例如為D型觸發(fā)電路。觸發(fā)電路35a至35c基于H電平的接收使能信號ENl至EN3進行操作，并與外部時鐘信號ECK同步地鎖存發(fā)送數(shù)據(jù)TD0。觸發(fā)電路35a至35c為第一信號產(chǎn)生電路的示例。如上所述，第一至第三接收使能信號ENl至EN3為分別依次將外部時鐘信號ECK移位一個周期時間所產(chǎn)生的脈沖信號。因此，通過基于第一至第三接收使能信號ENl至EN3在不同時間段中進行操作，觸發(fā)電路35a至35c在不同時刻鎖存發(fā)送信號TD0。然后，觸發(fā)電路35a至35c分別輸出第一接收數(shù)據(jù)RDl、第二接收數(shù)據(jù)RD2以及第三接收數(shù)據(jù)RD3，它們分別具有由各自的觸發(fā)電路35a至35c所鎖存的信號的電平。接收數(shù)據(jù)RDl至RD3被提供至解碼器36。來自觸發(fā)電路33a至33c的同步輪詢信號PLl至PL3被提供至解碼器36。解碼器36相互比較同步輪詢信號PLl至PL3的電平，并根據(jù)比較結(jié)果選擇接收數(shù)據(jù)RDl至RD3的其中之一。然后，解碼器36輸出等同于所選擇的接收數(shù)據(jù)的輸出數(shù)據(jù)RD0。解碼器36為數(shù)據(jù)選擇電路的示例。如圖4所示，解碼器36的反相電路51輸出第一同步輪詢信號PLl的邏輯反相信號。反相電路52輸出第二同步輪詢信號PL2的邏輯反相信號?！芭c”電路61對反相電路51和52的輸出信號和第三同步輪詢信號PL3執(zhí)行邏輯“與”操作，并產(chǎn)生表示計算結(jié)果的信號S11。因而，“與”電路61在同步輪詢信號PL1、PL2以及PL3的電平為“L、L、H”時產(chǎn)生H電平的信號SI I，并在同步輪詢信號PL1、PL2以及PL3的電平不是上述組合時產(chǎn)生L電平的信號SI I。反相電路53輸出第三同步輪詢信號PL3的邏輯反相信號?！芭c”電路62對第一和第二同步輪詢信號PLl和PL2和反相電路53的輸出信號執(zhí)行邏輯“與”操作，并產(chǎn)生表示計算結(jié)果的信號S12。因而，“與”電路62在同步輪詢信號PL1、PL2以及PL3的電平為“H、
H、L”時產(chǎn)生H電平的信號S12，并在同步輪詢信號PL1、PL2以及PL3的電平不是上述組合時產(chǎn)生L電平的信號S12。反相電路54至56分別輸出第一至第三同步輪詢信號PLl至PL3的邏輯反相信號?！芭c”電路63對反相電路54至56的輸出信號執(zhí)行邏輯“與”操作。因而，“與”電路63在同步輪詢信號PL1、PL2以及PL3的電平為“L、L、L”時產(chǎn)生H電平的信號S13，并在同步輪詢信號PL1、PL2以及PL3的電平不是上述組合時產(chǎn)生L電平的信號S13。
“與”電路64對第一和第二同步輪詢信號PLl至PL3執(zhí)行邏輯“與”操作，并產(chǎn)生表示計算結(jié)果的信號S14。因而，“與”電路64在同步輪詢信號PL1、PL2以及PL3的電平為“H、H、H”時產(chǎn)生H電平的信號S14，并在同步輪詢信號PL1、PL2以及PL3的電平不是上述組合時產(chǎn)生L電平的信號S14?！盎颉彪娐?5對第一 “與”電路61的輸出信號Sll和第二 “與”電路62的輸出信號S12執(zhí)行邏輯“或”操作，并產(chǎn)生表示計算結(jié)果的輸出信號S15。信號S15被提供至選擇電路67的控制輸入端A。“或”電路66對第三“與”電路63的輸出信號S13和第四“與”電路64的輸出信號S14執(zhí)行邏輯“或”操作，并產(chǎn)生表示計算結(jié)果的信號S16。信號S16被提供至選擇電路67的控制輸入端B。選擇電路67包括第一至第四選擇輸入端INl至IN4。第三接收數(shù)據(jù)RD3被提供至第一選擇輸入端INl和第四選擇輸入端IN4。第二接收數(shù)據(jù)RD2被提供至第二選擇輸入端IN2。第一接收數(shù)據(jù)RDl被提供至第三選擇輸入端IN3。如圖5所示，選擇電路67根據(jù)被提供至控制輸入端A和B的信號S15和S16選擇被提供至選擇輸入端INl至IN4的信號的其中之一，并輸出具有所選擇的信號(即，接收數(shù)據(jù))的電平的輸出信號RD0。選擇電路67響應(yīng)于控制信號DE進行操作。例如，控制信號DE可這樣產(chǎn)生，其使能選擇電路67以在從接收電路13三次接收輪詢信號PL (同步輪詢信號PLl至PL3)和發(fā)送信號TDO起直至接收電路13接收下個讀取請求信號REQ為止的時間段內(nèi)選擇信號(接收數(shù)據(jù))。在這種情況下，對于從接收讀取請求信號REQ起至確定接收數(shù)據(jù)為止，期望所需的時間段很短。因此，優(yōu)選在輪詢信號PL和發(fā)送數(shù)據(jù)TDO的第三次接收之后立即提供控制信號DE。例如，第三接收使能信號EN3可被用于控制信號DE。在這種情況下，選擇電路67基于第三接收使能信號EN3的下降沿時刻選擇并輸出接收數(shù)據(jù)。如上所述，按照鎖存接收輪詢信號PLE的這個次序產(chǎn)生同步輪詢信號PLl至PL3。因此，在同步輪詢信號PLl至PL3當(dāng)中，至少兩個產(chǎn)生次序連續(xù)的輪詢信號具有相等的電平。例如，在某個時刻，第一同步輪詢信號PLl的電平和第二同步輪詢信號PL2的電平相等，而第三同步輪詢信號PL3的電平不同于第一和第二同步輪詢信號PLl和PL2的電平。在另一時刻，第一同步輪詢信號PLl的電平不同于第二和第三同步輪詢信號PL2和PL3的電平。在又一時刻，第一至第三同步輪詢信號PLl至PL3的電平是相等的。圖2中所示的觸發(fā)電路33a至33c通過基于由使能信號產(chǎn)生電路34響應(yīng)于讀取請求信號REQ而產(chǎn)生的第一至第三接收使能信號ENl至EN3鎖存接收輪詢信號PLE，從而產(chǎn)生第一至第三同步輪詢信號PLl至PL3。因此當(dāng)?shù)谝恢恋谌捷喸冃盘朠Ll至PL3的電平彼此相等時，這表示接收輪詢信號PLE的電平在鎖存第一至第三同步輪詢信號PLl至PL3的時間段期間沒有改變(S卩，不存在信號PLE的邊沿)。另一方面，當(dāng)?shù)谝恢恋谌捷喸冃盘朠Ll至PL3其中之一的電平不同于其他同步輪詢信號的電平時，這表明在鎖存第一至第三同步輪詢信號PLl至PL3的時間段期間接收輪詢信號PLE的電平改變(即，存在信號PLE的邊沿)。如圖2所示，接收電路13與外部時鐘信號ECK同步地鎖存從發(fā)送電路12輸出的輪詢信號PL作為接收輪詢信號PLE。發(fā)送電路12與內(nèi)部時鐘信號SCK的下降沿同步地基于發(fā)送使能信號TEN而反相輪詢信號PL的電平，并與下個內(nèi)部時鐘信號SCK的上升沿同步地輸出發(fā)送數(shù)據(jù)TD0。換言之，由于輪詢信號PL的電平被反相，因此發(fā)送電路12在內(nèi)部時鐘信號SCK的半個周期之后輸出發(fā)送數(shù)據(jù)TDO。在發(fā)送電路12中，觸發(fā)電路21保持發(fā)送數(shù)據(jù)TDO直至根據(jù)內(nèi)部時鐘信號SCK鎖存下個輸入數(shù)據(jù)TDI為止。在接收電路13中，兩個串聯(lián)耦接的觸發(fā)電路31和32與外部時鐘信號ECK同步地根據(jù)輪詢信號PL產(chǎn)生接收輪詢信號PLE。在本實施例中，外部時鐘信號ECK的頻率為內(nèi)部時鐘信號SCK的頻率的整數(shù)倍(例如，四倍)。因此，接收輪詢信號PLE改變的時刻基本等于發(fā)送電路12改變發(fā)送數(shù)據(jù)TDO的值的時刻。被觸發(fā)電路隨著時鐘信號鎖存的輸入信號的電平根據(jù)觸發(fā)電路對輸入信號的鎖存時刻和對輸入信號的轉(zhuǎn)換(transition)時刻這兩者而改變。因此，例如，當(dāng)輸入信號從L電平變換到H電平時，出現(xiàn)L電平的輸入信號被鎖存的情況和H電平的輸入信號被鎖存的情況。換言之，當(dāng)H電平的輸入信號轉(zhuǎn)換時刻和觸發(fā)電路的操作時刻彼此相等或彼此相近時，有時會出現(xiàn)所鎖存的信號電平不確定(即，不明確)的情況。當(dāng)同步輪詢信號PLl至PL3的電平彼此相等時，同步輪詢信號PLl的電平不會改變。此外，發(fā)送數(shù)據(jù)TDO也不會改變。然而，接收輪詢信號PLE的電平可在同步輪詢信號PLl至PL3的電平彼此相等期間的時間段之前或之后立即改變。因此，在三個與同步輪詢信號PLl至PL3對應(yīng)的連續(xù)時刻中，在中間時刻鎖存發(fā)送數(shù)據(jù)TDO所獲得的接收數(shù)據(jù)RD2的電平是最穩(wěn)定的。因此，如圖6所示，當(dāng)同步輪詢信號PLl至PL3的電平彼此相等時，解碼器36選擇位于中間的接收數(shù)據(jù)RD2，并輸出等同于接收數(shù)據(jù)RD2的接收數(shù)據(jù)RD0。此外，當(dāng)同步輪詢信號PLl至PL3其中兩個的電平不同于其他信號的電平時，在兩個電平彼此相等的同步輪詢信號中，解碼器36選擇與在時間上離接收輪詢信號PLE的轉(zhuǎn)換時間最遠的同步輪詢信號對應(yīng)的接收數(shù)據(jù)。例如，如圖6所示，當(dāng)同步輪詢信號PL1、PL2以及PL3的電平為“L、L、H”時，接收輪詢信號PLE的邊沿(上升沿)位于第二同步輪詢信號PL2被鎖存的時刻與第三同步輪詢信號PL3被鎖存的時刻之間。在這種情況下，第一同步輪詢信號PLl在時間上離接收輪詢信號PLE的邊沿最遠。因此，解碼器36選擇對應(yīng)于第一同步輪詢信號PLl的接收數(shù)據(jù)RD1，并輸出等同于接收數(shù)據(jù)RDl的接收數(shù)據(jù)RD0。當(dāng)同步輪詢信號PL1、PL2、以及PL3的電平為“H、L、L”時，接收輪詢信號PLE的邊沿(下降沿)位于第一同步輪詢信號PLl被鎖存的時刻與第二同步輪詢信號PL2被鎖存的時刻之間。在這種情況下，第三同步輪詢信號PL3在時間上離接收輪詢信號PLE的邊沿最遠。因此，解碼器36選擇對應(yīng)于第三同步輪詢信號PL3的接收數(shù)據(jù)RD3，并輸出等同于接收數(shù)據(jù)RD3的接收數(shù)據(jù)RD0。在同步輪詢信號PL1、PL2、以及PL3的電平的多個組合中，不會出現(xiàn)第二同步輪詢信號PL2的電平不同于第一和第三同步輪詢信號PLl和PL3的電平的組合。這是因為接收輪詢信號PLE的電平(S卩，從圖2所示的發(fā)送電路12輸出的輪詢信號PL的電平)對于發(fā)送數(shù)據(jù)TDO的每個接收都會改變。現(xiàn)在將參考圖7至圖11描述發(fā)送電路12和接收電路13的操作。因為發(fā)送電路12的操作和接收電路13的操作是異步的，所以信號的時刻在時間上是不同的。在圖7至圖11中，為了便于理解信號的產(chǎn)生時刻，采用同樣的符號解釋信號的產(chǎn)生時刻。因此，表示時刻的符號不是必然地隨著時間的流逝而增加。首先，現(xiàn)在將描述發(fā)送數(shù)據(jù)TDO和讀取請求信號REQ不會沖突的情況，即，將描述發(fā)送數(shù)據(jù)TDO改變的時刻不會重疊于基于讀取請求信號REQ所產(chǎn)生的各種信號的轉(zhuǎn)換時刻的情況。如圖7所示，發(fā)送電路12的觸發(fā)電路23基于H電平的發(fā)送使能信號TEN進行操作，并(在時間Tll)與被提供至?xí)r鐘端的信號的上升沿(內(nèi)部時鐘信號SCK的下降沿)同步地輸出L電平的輪詢信號PL。接下來，發(fā)送電路12的觸發(fā)電路21與內(nèi)部時鐘信號SCK的上升沿同步地鎖存數(shù)據(jù)TDI，并(在時間T12)輸出等同于所鎖存的數(shù)據(jù)的發(fā)送數(shù)據(jù)TD0。圖1中所示的內(nèi)部電路11依次輸出數(shù)據(jù)TDI。為了區(qū)別開依次輸出的數(shù)據(jù)TDI的時間變化，必要時采用“D (O)1D(I),...”進行解釋。如圖7所示，在時間T11，數(shù)據(jù)TDI被輸出作為數(shù)據(jù)D (O)。然后，發(fā)送電路12在時間T12輸出數(shù)據(jù)D(0)。接收電路13的觸發(fā)電路32 (在時間T21)基于L電平的輪詢信號PL輸出L電平的接收輪詢信號PLE。接下來，接收電路13的使能信號產(chǎn)生電路34(在時間T22)接收讀取請求信號REQ，并(在時間T22)產(chǎn)生第一接收使能信號ENl。接下來，使能信號產(chǎn)生電路34(在時間T23)與外部時鐘信號ECK同步地產(chǎn)生第二接收使能信號EN2，然后接下來(在時間T24)與外部時鐘信號ECK同步地產(chǎn)生第三接收使能信號EN3。響應(yīng)于第一接收使能信號EN1，觸發(fā)電路33a (在時間T23)與外部時鐘信號ECK同步地輸出L電平的同步輪詢信號PL1。類似地，響應(yīng)于第二接收使能信號EN2，觸發(fā)電路33b (在時間T24)與外部時鐘信號ECK同步地輸出L電平的同步輪詢信號PL2。類似地，響應(yīng)于第三接收使能信號EN3，觸發(fā)電路33c (在時間T25)與外部時鐘信號ECK同步地輸出L電平的同步輪詢信號PL3。響應(yīng)于第一接收使能信號EN1，觸發(fā)電路35a(在時間T23)與外部時鐘信號ECK同步地輸出接收數(shù)據(jù)RDl (D(O))。類似地，響應(yīng)于第二接收使能信號EN2，觸發(fā)電路35b (在時間T24)與外部時鐘信號ECK同步地輸出接收數(shù)據(jù)RD2 (D(O))。類似地，響應(yīng)于第三接收使能信號EN3，觸發(fā)電路35c (在時間T25)與所述外部時鐘信號ECK同步地輸出接收數(shù)據(jù)RD3 (D(O))。解碼器36基于L電平的同步輪詢信號PLl至PL3選擇第二接收數(shù)據(jù)RD2，并輸出等同于接收數(shù)據(jù)RD2的輸出數(shù)據(jù)RD0(D(0))。以這樣的方式，在圖1所示的外部接口 14發(fā)送讀取請求信號REQ之后，接收電路13的輸出數(shù)據(jù)RDO的電平在外部時鐘信號ECK的三個周期時間之后的時刻(在時間T26)得以確定。因而，外部接口 14在時間T26接收所確定的輸出數(shù)據(jù)RD0。接下來，當(dāng)發(fā)送使能信號TEN處于H電平時，發(fā)送電路12 (在時間T31)與內(nèi)部時鐘信號SCK的下降沿同步地輸出H電平的輪詢信號PL。接下來，發(fā)送電路12(在時間T32)與內(nèi)部時鐘信號SCK的上升沿同步地輸出發(fā)送數(shù)據(jù)D(I)。接收電路13的觸發(fā)電路32 (在時間T41)基于H電平的輪詢信號PL輸出H電平的接收輪詢信號PLE。接下來，接收電路13的使能信號產(chǎn)生電路34 (在時間T42)接收讀取請求信號REQ，并(在時間T42)產(chǎn)生第一接收使能信號ENl。接下來，使能信號產(chǎn)生電路34 (在時間T43)與外部時鐘信號ECK同步地產(chǎn)生第二接收使能信號EN2，并接下來(在時間T44)與外部時鐘信號ECK同步地產(chǎn)生第三接收使能信號EN3。響應(yīng)于第一接收使能信號EN1，觸發(fā)電路33a(在時間T43)與外部時鐘信號ECK同步地輸出H電平的同步輪詢信號PL1。類似地，響應(yīng)于第二接收使能信號EN2，觸發(fā)電路33b(在時間T44)與外部時鐘信號ECK同步地輸出H電平的同步輪詢信號PL2。類似地，響應(yīng)于第三接收使能信號EN3，觸發(fā)電路33c (在時間T45)與外部時鐘信號ECK同步地輸出H電平的同步輪詢信號PL3。響應(yīng)于第一接收使能信號ENl，觸發(fā)電路35a (在時間T43)與外部時鐘信號ECK同步地輸出接收數(shù)據(jù)RDl (D (I))。類似地，響應(yīng)于第二接收使能信號EN2，觸發(fā)電路35b (在時間T44)與外部時鐘信號ECK同步地輸出接收數(shù)據(jù)RD2 (D(I))。類似地，響應(yīng)于第三接收使能信號EN3，觸發(fā)電路35c (在時間T45)與外部時鐘信號ECK同步地輸出接收數(shù)據(jù)RD3 (D (I))。解碼器36基于H電平的同步輪詢信號PLl至PL3選擇第二接收數(shù)據(jù)RD2，并輸出等同于接收數(shù)據(jù)RD2的輸出數(shù)據(jù)RD0(D(1))。以這樣的方式，在圖1所示的外部接口 14發(fā)送讀取請求信號REQ之后，接收電路13的輸出數(shù)據(jù)RDO的電平在外部時鐘信號ECK的三個周期時間之后的時刻(在時間T46)得以確定。因而，外部接口 14在時間T46接收所確定的輸出數(shù)據(jù)RD0。以這種方式，接收電路13響應(yīng)于讀取請求信號REQ而在時間T25輸出接收數(shù)據(jù)D(O)，并在時間T45輸出接收數(shù)據(jù)D(I)。即，接收電路13在與讀取請求信號REQ的產(chǎn)生時刻對應(yīng)的一個周期中連續(xù)地輸出接收數(shù)據(jù)D(O)和D(I)。接下來，將描述四種發(fā)送數(shù)據(jù)TDO和讀取請求信號REQ沖突的情況，即，發(fā)送數(shù)據(jù)TDO改變的時刻重疊于基于讀取請求信號REQ所產(chǎn)生的各種信號的轉(zhuǎn)換時刻的情況。[情況I]如圖8所示，發(fā)送電路12輸出發(fā)送數(shù)據(jù)D(O)。當(dāng)發(fā)送使能信號TEN處于H電平時，發(fā)送電路12 (在時間Tll)與內(nèi)部時鐘信號SCK的下降沿同步地輸出L電平的同步輪詢信號。接下來，發(fā)送電路12 (在時間T12)與內(nèi)部時鐘信號SCK的上升沿同步地輸出發(fā)送數(shù)據(jù)D⑴。接收電路13的使能信號產(chǎn)生電路34 (在時間T22)接收讀取請求信號REQ，并(在時間T22)產(chǎn)生第一接收使能信號EN1。接下來，使能信號產(chǎn)生電路34 (在時間T23)與外部時鐘信號ECK同步地產(chǎn)生第二接收使能信號EN2，并接下來(在時間T24)與外部時鐘信號ECK同步地產(chǎn)生第三接收使能信號EN3。在(在時間T22)接收讀取請求信號REQ之后，在時間T21，接收電路13的觸發(fā)電路32基于L電平的輪詢信號PL輸出L電平的接收輪詢信號PLE。在圖8中，時間T21等同于產(chǎn)生第二接收使能信號EN2的時間T23。響應(yīng)于第一接收使能信號EN1，觸發(fā)電路33a (在時間T23)輸出H電平的同步輪詢信號PLl。接下來，響應(yīng)于第二接收使能信號EN2，觸發(fā)電路33b (在時間T24)輸出L電平的同步輪詢信號PL2，以及響應(yīng)于第三接收使能信號EN3，觸發(fā)電路33c (在時間T25)輸出L電平的同步輪詢信號PL3。觸發(fā)電路35a響應(yīng)于第一接收使能信號ENl而(在時間T23)與外部時鐘信號ECK同步地鎖存發(fā)送信號D (0)，并輸出接收數(shù)據(jù)RDl (D (0))。接下來，響應(yīng)于第二接收使能信號EN2，觸發(fā)電路35b (在時間T24)與外部時鐘信號ECK同步地輸出接收數(shù)據(jù)RD2 (D(I))。類似地，響應(yīng)于第三接收使能信號EN3，觸發(fā)電路35c (在時間T25)與外部時鐘信號ECK同步地輸出接收數(shù)據(jù)RD3(D(1))。解碼器36基于H電平的第一同步輪詢信號PLl和L電平的第二和第三同步輪詢信號PL2和PL3選擇第三接收數(shù)據(jù)RD3，并輸出等同于接收數(shù)據(jù)RD3的輸出數(shù)據(jù)RD0(D(1))。接下來，發(fā)送電路12 (在時間T31)與內(nèi)部時鐘信號SCK的下降沿同步地輸出H電平的輪詢信號PL。之后，發(fā)送電路12 (在時間T32)與內(nèi)部時鐘信號SCK的上升沿同步地輸出發(fā)送數(shù)據(jù)D(2)。接收電路13的觸發(fā)電路32在基本等同于產(chǎn)生第二接收使能信號EN2的時刻(時間T43)的時刻(在時間T41)輸出H電平的接收輪詢信號PLE。因而，觸發(fā)電路33a (在時間T43)輸出L電平的同步輪詢信號PL1。觸發(fā)電路33b (在時間T44)輸出H電平的同步輪詢信號PL2，以及觸發(fā)電路33c (在時間T45)輸出H電平的同步輪詢信號PL3。觸發(fā)電路35a(在時間T43)輸出接收數(shù)據(jù)RDl (D(I))。觸發(fā)電路35b(在時間T44)輸出接收數(shù)據(jù)RD2(D(2))。觸發(fā)電路35c (在時間T45)輸出接收數(shù)據(jù)RD3 (D (2))。解碼器36基于L電平的第一同步輪詢信號PLl和H電平的第二和第三同步輪詢信號PL2和PL3選擇第三接收數(shù)據(jù)RD3，并輸出等同于接收數(shù)據(jù)RD3的輸出數(shù)據(jù)RD0(D(2))。因此，在情況I中，響應(yīng)于讀取請求信號REQ，接收電路13在時間T25輸出接收數(shù)據(jù)D(I)，并在時間145輸出接收數(shù)據(jù)0(2)。即，接收電路13在與讀取請求信號REQ的產(chǎn)生時刻對應(yīng)的一個周期中連續(xù)輸出接收數(shù)據(jù)D(I)和D (2)。[情況2]如圖9所示，發(fā)送電路12輸出發(fā)送數(shù)據(jù)D(O)。發(fā)送電路12 (在時間Tll)與內(nèi)部時鐘信號SCK的下降沿同步地輸出L電平的輪詢信號PL，并接下來(在時間T12)與內(nèi)部時鐘信號SCK的上升沿同步地輸出發(fā)送數(shù)據(jù)D(I)。接收電路13的使能信號產(chǎn)生電路34 (在時間T22)接收讀取請求信號REQ，并(在時間T22)產(chǎn)生第一接收使能信號EN1。接下來，使能信號產(chǎn)生電路34 (在時間T23)與外部時鐘信號ECK同步地產(chǎn)生第二接收使能信號EN2，并接下來(在時間T24)與外部時鐘信號ECK同步地產(chǎn)生第三接收使能信號EN3。于(在時間T22)接收讀取請求信號REQ之后，在時間T21，觸發(fā)電路32基于L電平的輪詢信號PL輸出L電平的接收輪詢信號PLE。在圖9中，時間T21等同于產(chǎn)生第三接收使能信號EN3的時間T24。響應(yīng)于第一接收使能信號EN1，觸發(fā)電路33a (在時間T23)輸出H電平的同步輪詢信號PLl。接下來，響應(yīng)于第二接收使能信號EN2，觸發(fā)電路33b (在時間T24)輸出H電平的同步輪詢信號PL2，以及響應(yīng)于第三接收使能信號EN3，觸發(fā)電路33c (在時間T25)輸出L電平的同步輪詢信號PL3。觸發(fā)電路35a響應(yīng)于第一接收使能信號ENl而(在時間T23)與外部時鐘信號ECK同步地鎖存發(fā)送信號D(O)并輸出接收數(shù)據(jù)RDl (D(O))。類似地，響應(yīng)于第二接收使能信號EN2，觸發(fā)電路35b (在時間T24)與外部時鐘信號ECK同步地輸出接收數(shù)據(jù)RD2(D(0))。類似地，響應(yīng)于第三接收使能信號EN3，觸發(fā)電路35c (在時間T25)與外部時鐘信號ECK同步地輸出接收數(shù)據(jù)RD3(D(1))。解碼器36基于H電平的第一和第二同步輪詢信號PLl和PL2以及L電平的第三同步輪詢信號PL3選擇第一接收數(shù)據(jù)RD1，并輸出等同于接收數(shù)據(jù)RDl的輸出數(shù)據(jù)RDO(D (0))。接下來，發(fā)送電路12 (在時間T31)輸出H電平的輪詢信號PL，并接下來(在時間T32)輸出發(fā)送數(shù)據(jù)D(2)。接收電路13的觸發(fā)電路32在基本等同于產(chǎn)生第三接收使能信號EN3的時刻(時間T44)之時(在時間T41)輸出H電平的接收輪詢信號PLE。因而，觸發(fā)電路33a (在時間T43)輸出L電平的同步輪詢信號PL1。觸發(fā)電路33b (在時間T44)輸出L電平的同步輪詢信號PL2，以及觸發(fā)電路33c (在時間T45)輸出H電平的同步輪詢信號PL3。觸發(fā)電路35a(在時間T43)輸出接收數(shù)據(jù)RDl (D(I))。觸發(fā)電路35b(在時間T44)輸出接收數(shù)據(jù)RD2 (D(I))。觸發(fā)電路35c (在時間T45)輸出接收數(shù)據(jù)RD3(D(2))。解碼器36基于L電平的第一和第二同步輪詢信號PLl和PL2以及H電平的第三同步輪詢信號PL3選擇第一接收數(shù)據(jù)RD1，并輸出等同于接收數(shù)據(jù)RDl的輸出數(shù)據(jù)RD0(D(1))。因此，在情況2中，響應(yīng)于讀取請求信號REQ，接收電路13在時間T25輸出接收數(shù)據(jù)D(O)，并在時間145輸出接收數(shù)據(jù)0(1)。即，接收電路13在與讀取請求信號REQ的產(chǎn)生時刻對應(yīng)的一個周期中連續(xù)輸出接收數(shù)據(jù)D(O)和D(I)。[情況3]如圖10所示，發(fā)送電路12輸出發(fā)送數(shù)據(jù)D(0)。發(fā)送電路12 (在時間Tll)與內(nèi)部時鐘信號SCK的下降沿同步地輸出L電平的輪詢信號PL，并接下來(在時間T12)與內(nèi)部時鐘信號SCK的上升沿同步地輸出發(fā)送數(shù)據(jù)D(I)。接收電路13的使能信號產(chǎn)生電路34 (在時間T22)接收讀取請求信號REQ，并(在時間T22)產(chǎn)生第一接收使能信號EN1。接下來，使能信號產(chǎn)生電路34 (在時間T23)與外部時鐘信號ECK同步地產(chǎn)生第二接收使能信號EN2，并接下來(在時間T24)與外部時鐘信號ECK同步地產(chǎn)生第三接收使能信號EN3。于(在時間T22)接收讀取請求信號REQ之后，在時間T21，接收電路13的觸發(fā)電路32基于L電平的輪詢信號PL輸出L電平的接收輪詢信號PLE。在圖10中，時間T21等同于產(chǎn)生第三接收使能信號EN3之后的時間T25。響應(yīng)于第一接收使能信號EN1，觸發(fā)電路33a(在時間T23)輸出H電平的同步輪詢信號PLl。接下來，響應(yīng)于第二接收使能信號EN2，觸發(fā)電路33b (在時間T24)輸出H電平的同步輪詢信號PL2。接下來，響應(yīng)于第三接收使能信號EN3，觸發(fā)電路33c (在時間T25)輸出H電平的同步輪詢信號PL3。觸發(fā)電路35a響應(yīng)于第一接收使能信號ENl而(在時間T23)與外部時鐘信號ECK同步地鎖存發(fā)送信號D(O)并輸出接收數(shù)據(jù)RDl (D(O))。類似地，響應(yīng)于第二接收使能信號EN2，觸發(fā)電路35b (在時間T24)與外部時鐘信號ECK同步地輸出接收數(shù)據(jù)RD2(D(0))。類似地，響應(yīng)于第三接收使能信號EN3，觸發(fā)電路35c (在時間T25)與外部時鐘信號ECK同步地輸出接收數(shù)據(jù)RD3(D(0))。解碼器36基于H電平的第一至第三同步輪詢信號PLl至PL3選擇第二接收數(shù)據(jù)RD2，并輸出等同于接收數(shù)據(jù)RD2的輸出數(shù)據(jù)RD0(D(0))。接下來，發(fā)送電路12 (在時間T31)輸出H電平的輪詢信號PL，并接下來(在時間T32)輸出發(fā)送數(shù)據(jù)D(2)。接收電路13的觸發(fā)電路32在基本等同于產(chǎn)生第三接收使能信號EN3之后的時刻(時間T45)之時(在時間T41)輸出L電平的接收輪詢信號PLE。因而，觸發(fā)電路33a (在時間T43)輸出L電平的同步輪詢信號PL1。觸發(fā)電路33b (在時間T44)輸出L電平的同步輪詢信號PL2，以及觸發(fā)電路33c (在時間T45)輸出L電平的同步輪詢信號PL3。觸發(fā)電路35a(在時間T43)輸出接收數(shù)據(jù)RDl (D(I))。觸發(fā)電路35b(在時間T44)輸出接收數(shù)據(jù)RD2 (D(I))。觸發(fā)電路35c (在時間T45)輸出接收數(shù)據(jù)RD3 (D(I))。解碼器36基于L電平的第一至第三同步輪詢信號PLl至PL3選擇第二接收數(shù)據(jù)RD2，并輸出等同于接收數(shù)據(jù)RD2的輸出數(shù)據(jù)RD0(D(1))。因此，在情況3中，響應(yīng)于讀取請求信號REQ，接收電路13在時間T25輸出接收數(shù)據(jù)D(O)，并在時間145輸出接收數(shù)據(jù)0(1)。即，接收電路13在與讀取請求信號REQ的產(chǎn)生時刻對應(yīng)的一個周期中連續(xù)輸出接收數(shù)據(jù)D(O)和D(I)。[情況4]圖2所示的每個觸發(fā)電路35a至35c能夠鎖存例如8位的發(fā)送數(shù)據(jù)TDO。S卩，每個觸發(fā)電路35a至35c包括八個對應(yīng)于8位發(fā)送數(shù)據(jù)TDO的觸發(fā)器。在這種情況下，發(fā)送數(shù)據(jù)TDO的位分別經(jīng)由不同的布線被提供至對應(yīng)的觸發(fā)器。因此，發(fā)送數(shù)據(jù)TDO的8位信號的延遲時間(即，八個觸發(fā)器的輸入端處的電平改變的時刻)可彼此不同。在這種情況下，在觸發(fā)器中所鎖存的數(shù)據(jù)是不同的。例如，如圖11所示，與數(shù)據(jù)TDI的四個高階位對應(yīng)的發(fā)送數(shù)據(jù)TDOa的轉(zhuǎn)換時間與對應(yīng)于數(shù)據(jù)TDI的四個低階位的發(fā)送數(shù)據(jù)TDOb的轉(zhuǎn)換時間是不同的。在圖11中，發(fā)送數(shù)據(jù)TDOa和TDOb的轉(zhuǎn)換時間表示信號電平在圖2中所示的接收電路13的觸發(fā)電路35a至35c的輸入端IN處改變的時刻。觸發(fā)電路35b輸出第二接收數(shù)據(jù)RD2。第二接收數(shù)據(jù)RD2包括對應(yīng)于四個高階位的接收數(shù)據(jù)RD2a以及對應(yīng)于四個低階位的接收數(shù)據(jù)RD2b。在觸發(fā)電路35b中，響應(yīng)于第二接收使能信號EN2，對應(yīng)于四個高階位的四個觸發(fā)器(在時間T24)與外部時鐘信號ECK同步地鎖存發(fā)送數(shù)據(jù)TD0a(D(l))并輸出接收數(shù)據(jù)RD2a(D(l))。此外，在觸發(fā)電路35b中，響應(yīng)于第二接收使能信號EN2，對應(yīng)于四個低階位的四個觸發(fā)器(在時間T24)與外部時鐘信號ECK同步地鎖存發(fā)送數(shù)據(jù)TDOb (D (0))并輸出接收數(shù)據(jù)RD2b (D (0))。觸發(fā)電路35a響應(yīng)于第一接收使能信號ENl而(在時間T23)與外部時鐘信號ECK同步地鎖存發(fā)送數(shù)據(jù)D(O)并輸出接收數(shù)據(jù)RDl (D(O))。觸發(fā)電路35c響應(yīng)于第三接收使能信號EN3而(在時間T25)與外部時鐘信號ECK同步地鎖存發(fā)送數(shù)據(jù)D(I)并輸出接收數(shù)據(jù)RD3(D(1))。在情況4中，接收電路13的觸發(fā)電路32在基本等同于產(chǎn)生第三接收使能信號EN3的時刻(時間T24)之時(在時間T21)輸出H電平的接收輪詢信號PLE。因而，觸發(fā)電路33a(在時間T23)輸出H電平的同步輪詢信號PL1。觸發(fā)電路33b (在時間T24)輸出H電平的同步輪詢信號PL2，以及觸發(fā)電路33c (在時間T25)輸出L電平的同步輪詢信號PL3。因而，解碼器36基于H電平的第一和第二同步輪詢信號PLl和PL2以及L電平的第三同步輪詢信號PL3選擇第一接收數(shù)據(jù)RD1，并輸出等同于接收數(shù)據(jù)RDl的輸出數(shù)據(jù)RDO(D (0))。接下來，發(fā)送電路12 (在時間T31)輸出H電平的輪詢信號PL，并接下來(在時間T32)輸出發(fā)送數(shù)據(jù)D(2)。以類似的方式，在觸發(fā)電路35b中，對應(yīng)于四個高階位的四個觸發(fā)器(在時間T44)與外部時鐘信號ECK同步地鎖存發(fā)送數(shù)據(jù)TDOa (D (2))并輸出接收數(shù)據(jù)RD2a (D (2))。此外，在觸發(fā)電路35b中，對應(yīng)于四個低階位的四個觸發(fā)器(在時間T44)與外部時鐘信號ECK同步地鎖存發(fā)送數(shù)據(jù)TDOb (D (I))并輸出接收數(shù)據(jù)RD2b (D (I))。觸發(fā)電路35a(在時間T43)與外部時鐘信號ECK同步地輸出接收數(shù)據(jù)RDl (D(I))。觸發(fā)電路35c (在時間T45)與外部時鐘信號ECK同步地輸出接收數(shù)據(jù)RD3(D(2))。接收電路13的觸發(fā)電路32在基本等同于產(chǎn)生第三接收使能信號EN3的時刻(時間T44)之時(在時間T41)輸出H電平的接收輪詢信號PLE。因而，觸發(fā)電路33a (在時間T43)輸出L電平的同步輪詢信號PL1。觸發(fā)電路33b (在時間T44)輸出L電平的同步輪詢信號PL2，以及觸發(fā)電路33c (在時間T45)輸出H電平的同步輪詢信號PL3。解碼器36基于L電平的第一和第二同步輪詢信號PLl和PL2以及H電平的第三同步輪詢信號PL3選擇第一接收數(shù)據(jù)RD1，并輸出等同于接收數(shù)據(jù)RDl的輸出數(shù)據(jù)RD0(D(1))。因此，在情況4中，響應(yīng)于讀取請求信號REQ，接收電路13在時間T25輸出接收數(shù)據(jù)D(O)，并在時間145輸出接收數(shù)據(jù)0(1)。即，接收電路13在與讀取請求信號REQ的產(chǎn)生時刻對應(yīng)的一個周期中連續(xù)輸出接收數(shù)據(jù)D(O)和D(I)。在上述描述中所使用的圖7至圖11中，波形被描繪為似乎內(nèi)部時鐘信號SCK的邊沿與內(nèi)部時鐘信號ECK的邊沿在時間上相匹配。然而，即使在內(nèi)部時鐘信號SCK的邊沿與外部時鐘信號ECK的邊沿在時間上不相匹配時，接收電路13也可通過以上述類似方式進行操作而連續(xù)地傳輸數(shù)據(jù)。如上所述，響應(yīng)于從圖1中所示的外部接口 14輸出的讀取請求信號REQ，接收電路輸出接收數(shù)據(jù)RD0。如圖12所示，外部接口 14通過與外部時鐘信號ECK同步的串行通信將接收數(shù)據(jù)RDO發(fā)送至外部設(shè)備。例如，當(dāng)選擇信號CSB掉至L電平且外部接口 14被數(shù)據(jù)線MOSI選中時，外部接口14根據(jù)接收數(shù)據(jù)RDO驅(qū)動數(shù)據(jù)線MIS0。在這種情況中，外部接口 14的數(shù)據(jù)線MOSI與被所有通過串行通信相互進行發(fā)送和接收的設(shè)備所使用的同步時鐘信號(在本實施例中的外部時鐘信號ECK)同步地被主機(master)驅(qū)動。如上所述，接收電路13在從發(fā)出讀取請求信號REQ開始起的外部時鐘信號ECK的三個周期時間之后輸出數(shù)據(jù)RD0。因此，即使在從通信開始起的四個周期時間之后發(fā)出讀取請求信號REQ時，外部接口 14也可基于數(shù)據(jù)RD傳輸串行數(shù)據(jù)SD。在這種情況下，即使在發(fā)出讀取請求信號REQ之后數(shù)據(jù)TDI被內(nèi)部電路11更新時，接收電路13也可基于數(shù)據(jù)TDI接收發(fā)送數(shù)據(jù)TD0。因此，最新的數(shù)據(jù)可被發(fā)送到外部。除了其它方面之外，本發(fā)明的實施例具有下述優(yōu)點。(I)發(fā)送電路12在每次輸出數(shù)據(jù)TDO的時刻對輪詢信號PL的電平進行反相。接收電路13響應(yīng)于讀取請求信號REQ而在多個時刻接收輪詢信號PL，并且也在多個時刻接收發(fā)送數(shù)據(jù)TD0。然后，基于不同時刻接收到的輪詢信號，接收電路13輸出等同于所接收到的多組發(fā)送數(shù)據(jù)TDO其中之一的接收數(shù)據(jù)RD0。因而，發(fā)送電路12和接收電路13可異步傳輸數(shù)據(jù)，而不用相互進行握手。(2)為使接收電路13安全接收從發(fā)送電路12輸出的發(fā)送數(shù)據(jù)TD0，發(fā)送電路12與內(nèi)部時鐘信號SCK同步地鎖存觸發(fā)電路21中的下個數(shù)據(jù)TDI。因此，可傳輸連續(xù)的數(shù)據(jù)，而不會中斷輸出發(fā)送數(shù)據(jù)TDI至內(nèi)部電路。(3)不必為了使接收電路13安全接收從發(fā)送電路12輸出的發(fā)送數(shù)據(jù)TDO而在發(fā)送電路12中提供鎖存數(shù)據(jù)的寄存器(register)等。因此，可抑制發(fā)送電路12的電路規(guī)模的增加。(4)解碼器36在同步輪詢信號PLl至PL3的電平彼此相等時選擇第二接收數(shù)據(jù)RD2。這是因為在三個連續(xù)時間中的中間時刻通過鎖存發(fā)送數(shù)據(jù)TDO而獲得的接收數(shù)據(jù)RD2的電平是最穩(wěn)定的。當(dāng)同步輪詢信號PLl至PL3的其中兩個同步輪詢信號的電平不同于另一個信號的電平時，解碼器36選擇與在時間上離接收輪詢信號PLE的轉(zhuǎn)換時間最遠的同步輪詢信號對應(yīng)的接收數(shù)據(jù)。這是因為，在這種情況下，在離來自發(fā)送電路12的發(fā)送數(shù)據(jù)TDO改變的時刻最遠的時刻通過鎖存數(shù)據(jù)TDO而獲得的接收數(shù)據(jù)的電平是最穩(wěn)定的。因此，通過對接收數(shù)據(jù)的選擇進行優(yōu)化，可安全地傳輸數(shù)據(jù)。(5)接收電路13的觸發(fā)電路31與外部時鐘信號ECK同步地鎖存從發(fā)送電路12輸出的輪詢信號PL。與觸發(fā)電路31串聯(lián)耦接的觸發(fā)電路32與外部時鐘信號ECK同步地鎖存觸發(fā)電路31的輸出信號，并輸出接收輪詢信號PLE。在根據(jù)時鐘信號鎖存信號的觸發(fā)電路中，存在這樣一種情況，當(dāng)設(shè)置時間和保持時間這兩者都不滿足時會出現(xiàn)亞穩(wěn)定。通過串聯(lián)耦接兩個根據(jù)同一時鐘信號進行操作的觸發(fā)電路，可在接收輪詢信號PL的同時降低亞穩(wěn)定的影響。(6)在接收電路13中，觸發(fā)電路35a至35c通過基于在不同時刻產(chǎn)生的第一至第三接收使能信號ENl至EN3鎖存發(fā)送電路12的發(fā)送數(shù)據(jù)TDI來產(chǎn)生第一至第三接收數(shù)據(jù)RDl至RD3。亞穩(wěn)定發(fā)生在異步電路(不滿足保持時間等)等中的觸發(fā)電路的輸出信號中。在本實施例中，選擇通過在離來自發(fā)送電路12的發(fā)送數(shù)據(jù)TDO改變的時刻最遠的時刻鎖存發(fā)送數(shù)據(jù)RDO而獲得的接收數(shù)據(jù)。因而，可獲得具有穩(wěn)定電平的接收數(shù)據(jù)，而不用考慮亞穩(wěn)定的出現(xiàn)。此外，與具有應(yīng)對亞穩(wěn)定性的配置的設(shè)備相比，可抑制芯片面積的增加。對于本領(lǐng)域普通技術(shù)人員而言，顯然在不背離本發(fā)明的保護范圍的情況下，前述實施例可以許多其它形式實施。尤其是，應(yīng)理解前述實施例可以下述形式實施。圖1所示的半導(dǎo)體裝置10為包括發(fā)送電路12和接收電路13的設(shè)備的一個示例，但半導(dǎo)體裝置不限于圖1的配置，只要該半導(dǎo)體裝置包括發(fā)送電路12和接收電路13即可。例如，在上述實施例中，盡管半導(dǎo)體裝置10循環(huán)輸出數(shù)據(jù)SD，但發(fā)送電路12和接收電路13也可用于以隨機時間輸出數(shù)據(jù)的半導(dǎo)體裝置中。盡管上述實施例的接收電路13響應(yīng)于讀取請求信號REQ而產(chǎn)生接收使能信號ENl至EN3，但接收電路13也可基于其它信號而產(chǎn)生接收使能信號ENl至EN3。例如，接收電路的使能信號產(chǎn)生電路可基于用于循環(huán)產(chǎn)生信號的電路(諸如定時電路和計數(shù)電路)的輸出信號依次產(chǎn)生接收使能信號ENl至EN3。在這種配置中，與發(fā)送電路12異步操作的接收電路13也可安全地接收發(fā)送電路12的輸出數(shù)據(jù)TD0。在上述實施例中，接收所述輪詢信號PL并產(chǎn)生接收輪詢信號PLE的觸發(fā)電路的數(shù)量可適當(dāng)改變。在上述實施例中，圖3中所示的使能信號產(chǎn)生電路34的配置可適當(dāng)改變。例如，當(dāng)讀取請求信號REQ不與外部時鐘信號ECK同步時，使能信號產(chǎn)生電路可由串聯(lián)耦接的三個觸發(fā)電路形成。在這種配置中，第一級觸發(fā)電路通過鎖存讀取請求信號REQ而產(chǎn)生第一接收使能信號ENl。第二級觸發(fā)電路通過鎖存第一接收使能信號ENl而產(chǎn)生第二接收使能信號EN2。第三級觸發(fā)電路通過鎖存第二接收使能信號EN2而產(chǎn)生第三接收使能信號EN3。在上述實施例中，接收電路13接收發(fā)送數(shù)據(jù)TDO的時刻不限于三個，并且可適當(dāng)改變該時刻的數(shù)量。在上述實施例中，盡管外部時鐘信號ECK的頻率被設(shè)定為內(nèi)部時鐘信號SCK的頻率的整數(shù)倍，但所述外部時鐘信號ECK的頻率也可被適當(dāng)?shù)馗淖?。本文所詳述的所有的示例性和條件性語言僅為示范目的，用以幫助讀者理解本發(fā)明的原理和發(fā)明者為改進現(xiàn)有技術(shù)所貢獻的概念，并且被解釋為不對這種詳述的示例和條件加以限制，在說明書中的這些示例的安排也無關(guān)于本發(fā)明的優(yōu)劣的說明。盡管本發(fā)明的實施例已經(jīng)被詳細描述，但應(yīng)理解為在不背離本發(fā)明的精神和范圍內(nèi)可對本發(fā)明作出各種改變、替代、以及變更。
權(quán)利要求
1.一種數(shù)據(jù)傳輸系統(tǒng)，包括: 發(fā)送電路，被配置為根據(jù)第一時鐘信號進行操作；以及 接收電路，被配置為根據(jù)與所述第一時鐘信號不同的第二時鐘信號進行操作，其中 所述發(fā)送電路包括被配置為輸出輪詢信號的輸出電路， 所述輸出電路根據(jù)從發(fā)送電路發(fā)送數(shù)據(jù)至所述接收電路的發(fā)送時刻而對所述輪詢信號的電平進行邏輯反相，以及所述接收電路包括: 第一信號產(chǎn)生電路，被配置為在多個時刻接收發(fā)送數(shù)據(jù)，并產(chǎn)生分別對應(yīng)于所述多個時刻的多組接收數(shù)據(jù)， 第二信號產(chǎn)生電路，被配置為在所述多個時刻接收所述輪詢信號，并產(chǎn)生分別對應(yīng)于所述多個時刻的多個同步輪詢信號，以及 數(shù)據(jù)選擇電路，被配置為對所述多個同步輪詢信號的電平進行相互比較，并根據(jù)比較結(jié)果選擇所述多組接收數(shù)據(jù)的其中之一。
2.根據(jù)權(quán)利要求1所述的數(shù)據(jù)傳輸系統(tǒng)，其中， 所述第一信號產(chǎn)生電路產(chǎn)生分別對應(yīng)于三個不同時刻的第一接收數(shù)據(jù)、第二接收數(shù)據(jù)以及第三接收數(shù)據(jù)，以及 所述第二信號產(chǎn)生電路產(chǎn)生分別對應(yīng)于所述三個不同時刻的第一同步輪詢信號、第二同步輪詢信號以及第三同步輪詢信號。
3.根據(jù)權(quán)利要求2所述的數(shù)據(jù)傳輸系統(tǒng)，其中， 所述數(shù)據(jù)選擇電路在所述第一同步輪詢信號至第三同步輪詢信號的電平彼此相等時選擇所述第二接收數(shù)據(jù)， 所述數(shù)據(jù)選擇電路在所述第一同步輪詢信號的電平不同于所述第二同步輪詢信號的電平和所述第三同步輪詢信號的電平時選擇所述第三接收數(shù)據(jù)；以及 所述數(shù)據(jù)選擇電路在第三同步輪詢信號的電平不同于所述第一同步輪詢信號的電平和所述第二同步輪詢信號的電平時選擇所述第一接收數(shù)據(jù)。
4.根據(jù)權(quán)利要求1所述的數(shù)據(jù)傳輸系統(tǒng),其中， 所述接收電路包括多個串聯(lián)耦接的并接收所述第二時鐘信號的觸發(fā)電路， 所述輪詢信號被提供至所述多個觸發(fā)電路的第一級觸發(fā)電路，以及所述第二信號產(chǎn)生電路通過在所述多個時刻鎖存從所述多個觸發(fā)電路的最后一級觸發(fā)電路輸出的同步輪詢信號來產(chǎn)生所述多個同步輪詢信號。
5.根據(jù)權(quán)利要求1所述的數(shù)據(jù)傳輸系統(tǒng),還包括， 使能信號產(chǎn)生電路，被配置為基于以給定的周期重復(fù)輸出的時刻信號而產(chǎn)生分別對應(yīng)于所述多個時刻的接收使能信號，其中 所述第一信號產(chǎn)生電路分別基于所述多個接收使能信號而產(chǎn)生所述多組接收數(shù)據(jù)，以及 所述第二信號產(chǎn)生電路分別基于所述多個接收使能信號而產(chǎn)生所述多個同步輪詢信號。
6.根據(jù)權(quán)利要求5所述的數(shù)據(jù)傳輸系統(tǒng)，其中， 所述使能信號產(chǎn)生電路產(chǎn)生第一接收使能信號、第二接收使能信號以及第三接收使能信號作為所述多個接收使能信號，以及所述第一信號產(chǎn)生電路包括: 第一觸發(fā)電路，包括接收所述第一接收使能信號的使能端、接收所述第二時鐘信號的時鐘端、以及接收所述發(fā)送數(shù)據(jù)的輸入端，其中所述第一觸發(fā)電路產(chǎn)生第一接收數(shù)據(jù)， 第二觸發(fā)電路，包括接收所述第二接收使能信號的使能端、接收所述第二時鐘信號的時鐘端、以及接收所述發(fā)送數(shù)據(jù)的輸入端，其中所述第二觸發(fā)電路產(chǎn)生第二接收數(shù)據(jù)，以及第三觸發(fā)電路，包括接收所述第三接收使能信號的使能端、接收所述第二時鐘信號的時鐘端、以及接收所述發(fā)送數(shù)據(jù)的輸入端，其中所述第三觸發(fā)電路產(chǎn)生第三接收數(shù)據(jù)。
7.根據(jù)權(quán)利要求5所述的數(shù)據(jù)傳輸系統(tǒng)，其中， 所述使能信號產(chǎn)生電路產(chǎn)生第一接收使能信號、第二接收使能信號、以及第三接收使能信號作為所述多個接收使能信號，以及所述第二信號產(chǎn)生電路包括: 第一觸發(fā)電路，包括接收所述第一接收使能信號的使能端以及接收所述第二時鐘信號的時鐘端，其中所述第一觸發(fā)電路產(chǎn)生第一同步輪詢信號， 第二觸發(fā)電路，包括接收所述第二接收使能信號的使能端以及接收所述第二時鐘信號的時鐘端，其中所述第二觸發(fā)電路產(chǎn)生第二同步輪詢信號，以及 第三觸發(fā)電路，包括接收所述第三接收使能信號的使能端以及接收所述第二時鐘信號的時鐘端，其中所述第三觸發(fā)電路產(chǎn)生第三同步輪詢信號。
8.根據(jù)權(quán)利要求1至7的任一項所述的數(shù)據(jù)傳輸系統(tǒng)，其中， 所述發(fā)送電路包括觸發(fā)電路，所述觸發(fā)電路包括接收發(fā)送使能信號的使能端，其中所述觸發(fā)電路基于所述第一時鐘信號鎖存數(shù)據(jù)，并產(chǎn)生等同于所鎖存的數(shù)據(jù)的發(fā)送數(shù)據(jù)。`
9.一種數(shù)據(jù)傳輸方法，包括: 從發(fā)送電路將發(fā)送數(shù)據(jù)發(fā)送至接收電路，其中所述發(fā)送電路根據(jù)第一時鐘信號進行操作，以及所述接收電路根據(jù)與所述第一時鐘信號不同的第二時鐘信號進行操作； 從所述發(fā)送電路發(fā)送輪詢信號至所述接收電路； 根據(jù)所述發(fā)送數(shù)據(jù)的發(fā)送時刻對所述輪詢信號的電平進行邏輯反相； 在多個時刻接收所述發(fā)送數(shù)據(jù)； 產(chǎn)生分別對應(yīng)于所述多個時刻的多組接收數(shù)據(jù)； 在所述多個時刻接收所述輪詢信號； 產(chǎn)生分別對應(yīng)于所述多個時刻的多個同步輪詢信號； 對所述多個同步輪詢信號的電平進行相互比較；以及 根據(jù)比較結(jié)果選擇所述多組接收數(shù)據(jù)的其中之一。
10.一種接收電路，包括: 第一信號產(chǎn)生電路，被配置為在多個時刻接收從發(fā)送電路發(fā)送的發(fā)送數(shù)據(jù)，并產(chǎn)生分別對應(yīng)于所述多個時刻的多組接收數(shù)據(jù)， 第二信號產(chǎn)生電路，被配置為在所述多個時刻接收輪詢信號，其中所述輪詢信號從所述發(fā)送電路輸出并根據(jù)所述發(fā)送數(shù)據(jù)的發(fā)送時刻被邏輯反相，以及所述第二信號產(chǎn)生電路產(chǎn)生分別對應(yīng)于所述多個時刻的多個同步輪詢信號，以及 數(shù)據(jù)選擇電路，被配置為對所述多個同步輪詢信號的電平進行相互比較，并根據(jù)比較結(jié)果選擇所述多組接收數(shù)據(jù)的其中之一。
11.一種接收方法，包括: 在多個時刻接收從發(fā)送電路發(fā)送的發(fā)送數(shù)據(jù)； 產(chǎn)生分別對應(yīng)于所述多個時刻的多組接收數(shù)據(jù)； 在所述多個時刻接收從所述發(fā)送電路輸出的并根據(jù)所述發(fā)送數(shù)據(jù)的發(fā)送時刻被邏輯反相的輪詢信號； 產(chǎn)生分別對應(yīng)于所述多個時刻的多個同步輪詢信號； 對所述多個同步輪詢信號的電平進行相互比較；以及 根據(jù)比較結(jié)果選擇所 述多組接收數(shù)據(jù)的其中之一。
全文摘要
一種數(shù)據(jù)傳輸系統(tǒng)，包括根據(jù)第一時鐘信號進行操作的發(fā)送電路以及根據(jù)與所述第一時鐘信號不同的第二時鐘信號進行操作的接收電路。所述發(fā)送電路包括輸出輪詢信號的輸出電路，其中根據(jù)從發(fā)送電路發(fā)送數(shù)據(jù)至所述接收電路的發(fā)送時刻而對所述輪詢信號的電平進行邏輯反相。第一信號產(chǎn)生電路在多個時刻接收發(fā)送數(shù)據(jù)，并產(chǎn)生分別對應(yīng)于所述多個時刻的多組接收數(shù)據(jù)。第二信號產(chǎn)生電路在所述多個時刻接收所述輪詢信號，并產(chǎn)生分別對應(yīng)于所述多個時刻的多個同步輪詢信號。數(shù)據(jù)選擇電路相互比較所述多個同步輪詢信號的電平，并根據(jù)比較結(jié)果選擇所述多組接收數(shù)據(jù)的其中之一。
文檔編號H04L7/00GK103107877SQ201210449558
公開日2013年5月15日 申請日期2012年11月12日 優(yōu)先權(quán)日2011年11月14日
發(fā)明者高嶋聰 申請人:富士通半導(dǎo)體股份有限公司