專利名稱：接收機(jī)及數(shù)據(jù)處理的方法
技術(shù)領(lǐng)域：
本發(fā)明涉及通信技術(shù)領(lǐng)域，特別涉及一種接收機(jī)及數(shù)據(jù)處理的方法。
背景技術(shù)：
為了克服無線信道的衰落，移動通信的物理層引入了 HARQ (Hybrid AutomaticRepeat Request,混合自動重傳請求)機(jī)制,在HARQ機(jī)制中，接 收機(jī)如果發(fā)現(xiàn)所接收到數(shù)據(jù)塊錯誤，則請求發(fā)射機(jī)重新發(fā)送該數(shù)據(jù)塊，之后，接收機(jī)將發(fā)射機(jī)重傳的數(shù)據(jù)塊與歷史出錯的數(shù)據(jù)塊進(jìn)行IR (Incremental Redundancy,增量冗余合并)處理，以提高接收該數(shù)據(jù)塊的質(zhì)量。HARQ機(jī)制中進(jìn)行IR處理，則意味著接收機(jī)必須將歷史接收到的錯誤的數(shù)據(jù)塊進(jìn)行緩存，稱為IR buffer。現(xiàn)有技術(shù)中，將IR buffer設(shè)置于接收機(jī)的S0C(System on Chip,系統(tǒng)級芯片)中，而IR buffer隨著空口通信速率的提升而迅速提升，可達(dá)到IOMbit甚至更高,可占到SOC面積的20%以上，加大SOC的成本，從而增加接收機(jī)的成本。

發(fā)明內(nèi)容
為了解決現(xiàn)有技術(shù)的問題，本發(fā)明實(shí)施例提供了一種接收機(jī)及數(shù)據(jù)處理的方法。所述技術(shù)方案如下一方面，本發(fā)明實(shí)施例提供了一種接收機(jī)，所述接收機(jī)包括系統(tǒng)級芯片和存儲器，所述系統(tǒng)級芯片通過外部緩存總線與所述存儲器相連；所述系統(tǒng)級芯片包括對數(shù)似然比LLR子系統(tǒng)、控制器、速率匹配模塊、增量冗余合并IR重構(gòu)模塊及合并器，其中，所述LLR子系統(tǒng)分別與所述控制器及所述速率匹配模塊相連，所述控制器還與所述IR重構(gòu)模塊相連，所述速率匹配模塊及所述IR重構(gòu)模塊分別與所述合并器相連；所述LLR子系統(tǒng)，用于對當(dāng)前接收到的由發(fā)射機(jī)發(fā)送的數(shù)據(jù)塊進(jìn)行解調(diào)，得到所述數(shù)據(jù)塊當(dāng)前對應(yīng)的LLR數(shù)據(jù)，并將所述數(shù)據(jù)塊當(dāng)前對應(yīng)的LLR數(shù)據(jù)輸出給所述速率匹配模塊；所述控制器，用于將所述LLR子系統(tǒng)解調(diào)到的所述數(shù)據(jù)塊當(dāng)前對應(yīng)的LLR數(shù)據(jù)，存入所述存儲器；所述控制器，還用于當(dāng)所述數(shù)據(jù)塊為所述發(fā)射機(jī)重傳的數(shù)據(jù)塊時，將所述存儲器存儲的所述數(shù)據(jù)塊歷史對應(yīng)的LLR數(shù)據(jù)，調(diào)入所述IR重構(gòu)模塊；所述速率匹配模塊，用于對所述LLR子系統(tǒng)輸出的所述數(shù)據(jù)塊當(dāng)前對應(yīng)的LLR數(shù)據(jù)進(jìn)行速率匹配，得到第一處理結(jié)果，并將所述第一處理結(jié)果輸出給所述合并器；所述IR重構(gòu)模塊，用于分別對所述控制器調(diào)入的所述數(shù)據(jù)塊歷史對應(yīng)的LLR數(shù)據(jù)進(jìn)行速率匹配及合并處理，得到第二處理結(jié)果，并將所述第二處理結(jié)果輸出給所述合并器；所述合并器，用于將對所述速率匹配模塊輸出的第一處理結(jié)果，及所述IR重構(gòu)模塊輸出的第二處理結(jié)果進(jìn)行合并。所述控制器，具體用于根據(jù)預(yù)先設(shè)置的第一控制參數(shù)，將所述LLR子系統(tǒng)解調(diào)到的所述數(shù)據(jù)塊當(dāng)前對應(yīng)的LLR數(shù)據(jù)存入所述存儲器，所述第一控制參數(shù)至少包括存入地址、數(shù)據(jù)塊大小及頻度中的一種。所述控制器，具體用于根據(jù)預(yù)先設(shè)置的第二控制參數(shù)，將所述存儲器存儲的所述數(shù)據(jù)塊歷史對應(yīng)的LLR數(shù)據(jù)調(diào)入所述IR重構(gòu)模塊，所述第二控制參數(shù)至少包括數(shù)據(jù)塊大小及頻度中的一種。所述控制器，還用于管理所述存儲器，包括維護(hù)所述存儲器當(dāng)前可用的地址空間。所述速率匹配模塊，具體用于將所述第一處理結(jié)果連續(xù)的輸出給所述合并器，如果在輸出過程中接收到所述合并器發(fā)送的停等命令，則暫停對所述第一處理結(jié)果的輸出，并在接收到所述合并器發(fā)送的取消停等的命令時，繼續(xù)將所述第一處理結(jié)果輸出給所述合并器。 所述IR重構(gòu)模塊，具體用于將所述第二處理結(jié)果連續(xù)的輸出給所述合并器，如果在輸出過程中接收到所述合并器發(fā)送的停等命令，則暫停對所述第二處理結(jié)果的輸出，并在接收到所述合并器發(fā)送的取消停等的命令時，繼續(xù)將所述第二處理結(jié)果輸出給所述合并器。所述合并器，具體用于確定所述速率匹配模塊及所述IR重構(gòu)模塊的數(shù)據(jù)輸出速率是否匹配，當(dāng)所述速率匹配模塊及所述IR重構(gòu)模塊的數(shù)據(jù)輸出速率不匹配時，向數(shù)據(jù)輸出速率慢的一方發(fā)送停等命令，以便所述數(shù)據(jù)輸出速率慢的一方暫定對數(shù)據(jù)的輸出，使得所述速率匹配模塊及所述IR重構(gòu)模塊的數(shù)據(jù)輸出速率相匹配。另一方面，本發(fā)明實(shí)施例還提供了一種數(shù)據(jù)處理的方法，所述方法包括對當(dāng)前接收的由發(fā)射機(jī)發(fā)送的數(shù)據(jù)塊進(jìn)行解調(diào)，得到所述數(shù)據(jù)塊當(dāng)前對應(yīng)的LLR數(shù)據(jù)；將所述數(shù)據(jù)塊當(dāng)前對應(yīng)的LLR數(shù)據(jù)存入存儲器，并在所述數(shù)據(jù)塊為所述發(fā)射機(jī)重傳的數(shù)據(jù)塊時，從所述存儲器中讀取所述數(shù)據(jù)塊歷史對應(yīng)的LLR數(shù)據(jù)；對所述數(shù)據(jù)塊當(dāng)前對應(yīng)的LLR數(shù)據(jù)進(jìn)行速率匹配，得到第一處理結(jié)果，對所述數(shù)據(jù)塊歷史對應(yīng)的LLR數(shù)據(jù)進(jìn)行速率匹配及合并處理，得到第二處理結(jié)果；將所述第一處理結(jié)果及第二處理結(jié)果進(jìn)行合并。所述將所述數(shù)據(jù)塊當(dāng)前對應(yīng)的LLR數(shù)據(jù)存入存儲器，包括根據(jù)預(yù)先設(shè)置的第一控制參數(shù)，將所述數(shù)據(jù)塊當(dāng)前對應(yīng)的LLR數(shù)據(jù)存入所述存儲器，所述第一控制參數(shù)至少包括存入地址、數(shù)據(jù)塊大小及頻度中的一種。所述從所述存儲器中讀取所述數(shù)據(jù)塊歷史對應(yīng)的LLR數(shù)據(jù)，包括根據(jù)預(yù)先設(shè)置的第二控制參數(shù)，讀取所述存儲器存儲的所述數(shù)據(jù)塊歷史對應(yīng)的LLR數(shù)據(jù)，所述第二控制參數(shù)至少包括數(shù)據(jù)塊大小及頻度中的一種。本發(fā)明實(shí)施例提供的技術(shù)方案帶來的有益效果是系統(tǒng)級芯片通過外部緩存總線與存儲器相連，實(shí)現(xiàn)將存儲器外移到系統(tǒng)級芯片外部的緩存，如DDR memory中，可以大幅度的降低了系統(tǒng)級芯片的成本，另外，LLR子系統(tǒng)對接收到的數(shù)據(jù)塊進(jìn)行解調(diào)，控制器將所述數(shù)據(jù)塊當(dāng)前對應(yīng)的LLR數(shù)據(jù)存入存儲器，由于該數(shù)據(jù)塊當(dāng)前對應(yīng)的LLR數(shù)據(jù)的緊湊度較高，可以降低單次存儲的數(shù)據(jù)量，從而減少了系統(tǒng)級芯片對外部存儲器訪問的數(shù)據(jù)帶寬。


為了更清楚地說明本發(fā)明實(shí)施例中的技術(shù)方案，下面將對實(shí)施例描述中所需要使用的附圖作簡單地介紹，顯而易見地，下面描述中的附圖僅僅是本發(fā)明的一些實(shí)施例，對于本領(lǐng)域普通技術(shù)人員來講，在不付出創(chuàng)造性勞動的前提下，還可以根據(jù)這些附圖獲得其他的附圖。圖1是本發(fā)明實(shí)施例提供的一種接收機(jī)的裝置結(jié)構(gòu)圖；圖2是本發(fā)明實(shí)施例提供的一種接收機(jī)的裝置結(jié)構(gòu)圖；圖3是本發(fā)明實(shí)施例提供的一種接收機(jī)的裝置結(jié)構(gòu)圖；圖4是本發(fā)明實(shí)施例提供的一種數(shù)據(jù)處理的方法流程圖； 圖5是本發(fā)明實(shí)施例提供的一種數(shù)據(jù)處理的方法流程圖。
具體實(shí)施例方式為使本發(fā)明的目的、技術(shù)方案和優(yōu)點(diǎn)更加清楚，下面將結(jié)合附圖對本發(fā)明實(shí)施方式作進(jìn)一步地詳細(xì)描述。參見圖1，為本發(fā)明實(shí)施例提供的一種接收機(jī)，該接收機(jī)具體可以包括系統(tǒng)級芯片(System on Chip，簡稱SoC)101及存儲器102，其中，系統(tǒng)級芯片101通過外部緩存總線與存儲器102相連。具體地,系統(tǒng)級芯片101可以包括對數(shù)似然比(Logarithmic likelihood ratio,簡稱LLR)子系統(tǒng)1011、控制器1012、速率匹配模塊1013、增量冗余合并(Increasingredundancy，簡稱IR)重構(gòu)模塊1014及合并器1015 ;其中，LLR子系統(tǒng)1011分別與控制器1012及速率匹配模塊1013相連，控制器1012還與IR重構(gòu)模塊1014相連，速率匹配模塊1013及IR重構(gòu)模塊1014分別與合并器1015相連；本發(fā)明實(shí)施例中，LLR子系統(tǒng)1011，用于對當(dāng)前接收到的由發(fā)射機(jī)發(fā)送的數(shù)據(jù)塊進(jìn)行解調(diào)，得到所述數(shù)據(jù)塊當(dāng)前對應(yīng)的LLR數(shù)據(jù)，并將所述數(shù)據(jù)塊當(dāng)前對應(yīng)的LLR數(shù)據(jù)輸出給速率匹配模塊1013 ；控制器1012，用于將LLR子系統(tǒng)1011解調(diào)到的所述數(shù)據(jù)塊當(dāng)前對應(yīng)的LLR數(shù)據(jù)，存入存儲器102 ；控制器1012，還用于當(dāng)所述數(shù)據(jù)塊為發(fā)射機(jī)重傳的數(shù)據(jù)塊時，將存儲器102存儲的所述數(shù)據(jù)塊歷史對應(yīng)的LLR數(shù)據(jù)，調(diào)入IR重構(gòu)模塊1014 ； 速率匹配模塊1013，用于對LLR子系統(tǒng)1011輸出的所述數(shù)據(jù)塊當(dāng)前對應(yīng)的LLR數(shù)據(jù)進(jìn)行速率匹配，得到第一處理結(jié)果，并將所述第一處理結(jié)果輸出給合并器1015 ；IR重構(gòu)模塊1014，用于分別對控制器1012調(diào)入的所述數(shù)據(jù)塊歷史對應(yīng)的LLR數(shù)據(jù)進(jìn)行速率匹配及合并處理，得到第二處理結(jié)果，并將所述第二處理結(jié)果輸出給合并器1015 ；合并器1015，用于將對速率匹配模塊1013輸出的第一處理結(jié)果，及IR重構(gòu)模塊1014輸出的第二處理結(jié)果進(jìn)行合并。本發(fā)明實(shí)施例中，系統(tǒng)級芯片通過外部緩存總線與存儲器相連，實(shí)現(xiàn)將存儲器外移到系統(tǒng)級芯片外部的緩存，如DDRmemory中，可以大幅度的降低了系統(tǒng)級芯片的成本，另外，LLR子系統(tǒng)對接收到的數(shù)據(jù)塊進(jìn)行解調(diào)，控制器將所述數(shù)據(jù)塊當(dāng)前對應(yīng)的LLR數(shù)據(jù)存入存儲器，由于該數(shù)據(jù)塊當(dāng)前對應(yīng)的LLR數(shù)據(jù)的緊湊度較高，可以降低單次存儲的數(shù)據(jù)量，從而減少了系統(tǒng)級芯片對外部存儲器訪問的數(shù)據(jù)帶寬。參見圖2，為本發(fā)明實(shí)施例所提供的一種接收機(jī)的內(nèi)部結(jié)構(gòu)示意圖，LLR子系統(tǒng)1011包括LLR計算單元、去交織單元及FIFO單元；其中，LLR計算單元,具體可以用于對當(dāng)前接收到的由發(fā)射機(jī)發(fā)送的數(shù)據(jù)塊進(jìn)行LLR計算，得到所述數(shù)據(jù)塊當(dāng)前對應(yīng)的LLR數(shù)據(jù)，并將所述數(shù)據(jù)塊當(dāng)前對應(yīng)的LLR數(shù)據(jù)輸出到FIFO單元；去交織單元，用于對LLR計算單元計算得到的所述數(shù)據(jù)塊當(dāng)前對應(yīng)的LLR數(shù)據(jù)進(jìn)行去交織處理，并將去交織處理結(jié)果作為最終的所述數(shù)據(jù)塊當(dāng)前對應(yīng)的LLR數(shù)據(jù)?？刂破?012，具體用于根據(jù)預(yù)先設(shè)置的第一控制參數(shù)，將LLR子系統(tǒng)1011解調(diào)到的所述數(shù)據(jù)塊當(dāng)前對應(yīng)的LLR數(shù)據(jù)存入存儲器102，所述第一控制參數(shù)至少包括存入地址、數(shù)據(jù)塊大小及頻度中的一種?？刂破?012，具體用于根據(jù)預(yù)先設(shè)置的第二控制參數(shù)，將存儲器102存儲的所述 數(shù)據(jù)塊歷史對應(yīng)的LLR數(shù)據(jù)調(diào)入IR重構(gòu)模塊1014，所述第二控制參數(shù)至少包括數(shù)據(jù)塊大小及頻度中的一種。本發(fā)明實(shí)施例中，控制器將緊湊度較高的所述數(shù)據(jù)塊當(dāng)前對應(yīng)的LLR數(shù)據(jù)存入存儲器，可以降低單次存儲的數(shù)據(jù)量，也使得存儲器在相同的存儲空間下可以存儲更多的數(shù)據(jù)，且當(dāng)控制器將存儲器所存儲的數(shù)據(jù)塊歷史對應(yīng)的LLR數(shù)據(jù)調(diào)入IR重構(gòu)模塊時，可以減少了系統(tǒng)級芯片對外部存儲器訪問的數(shù)據(jù)帶寬。速率匹配模塊1013用于在接收到LLR子系統(tǒng)1011輸出的所述數(shù)據(jù)塊當(dāng)前對應(yīng)的LLR數(shù)據(jù)時，對所接收到的所述數(shù)據(jù)塊對應(yīng)的LLR數(shù)據(jù)進(jìn)行兩次速率匹配，并將速率匹配結(jié)果輸出給合并器1015，或者，在接收到LLR子系統(tǒng)1011輸出的所述數(shù)據(jù)塊當(dāng)前對應(yīng)的LLR數(shù)據(jù)，且接收到控制器1012發(fā)送的操作指示時，對所接收到的所述數(shù)據(jù)塊對應(yīng)的LLR數(shù)據(jù)進(jìn)行兩次速率匹配，并將速率匹配結(jié)果輸出給合并器1015 ；該速率匹配模塊1013具體可以包括第一速率匹配單元DeRM2、FIF0單元及第二速率匹配單元DeRMl，其中，第一速率匹配單元用于對LLR子系統(tǒng)1011輸出的所述數(shù)據(jù)塊當(dāng)前對應(yīng)的LLR數(shù)據(jù)進(jìn)行速率匹配，得到第一次速率匹配結(jié)果，并將第一次速率匹配結(jié)果輸出到FIFO單元；第二速率匹配單元用于對由FIFO單元輸出的第一次速率匹配結(jié)果進(jìn)行速率匹配，得到第二次速率匹配結(jié)果，本發(fā)明實(shí)施例將第二次速率匹配結(jié)果作為第一處理結(jié)果輸出給合并器1014 ；更進(jìn)一步地，本發(fā)明實(shí)施例在具體實(shí)現(xiàn)時，速率匹配模塊1013用于將所述第一處理結(jié)果連續(xù)的輸出給合并器1015，如果在輸出過程中接收到合并器1015發(fā)送的停等命令，則暫停對所述第一處理結(jié)果的輸出，并在接收到合并器1015發(fā)送的取消停等的命令時，繼續(xù)將所述第一處理結(jié)果輸出給合并器1015。IR重構(gòu)模塊1014采用基于FIFO接口的IR重構(gòu)機(jī)制，用于在接收到控制器調(diào)入的數(shù)據(jù)塊歷史對應(yīng)的LLR數(shù)據(jù)時，將接收到的數(shù)據(jù)塊歷史對應(yīng)的LLR數(shù)據(jù)進(jìn)行兩次速率匹配，并將匹配結(jié)果輸出給合并器1015，或者在接收到控制器調(diào)入的數(shù)據(jù)塊歷史對應(yīng)的LLR數(shù)據(jù)，且接收到控制器1012的操作指示時，將接收到的數(shù)據(jù)塊歷史對應(yīng)的LLR數(shù)據(jù)進(jìn)行兩次速率匹配，并將匹配結(jié)果輸出給合并器1015 ；
該IR重構(gòu)模塊1014具體可以包括多個處理支路，該多個處理支路分別與合并控制單元相連，其中，每一個處理支路對一數(shù)據(jù)塊歷史對應(yīng)的LLR數(shù)據(jù)進(jìn)行兩次速率匹配處理，可以包括多個FIFO單元，第一速率匹配單元DeRM2及第二速率匹配單元DeRMl ;具體地，F(xiàn)IFO單元用于緩存處理支路上流經(jīng)的數(shù)據(jù)，第一速率匹配單元用于對由控制器1012調(diào)入的所述數(shù)據(jù)塊的歷史LLR數(shù)據(jù)進(jìn)行速率匹配，得到第一次速率匹配結(jié)果，并將該第一次速率匹配結(jié)果經(jīng)FIFO單元輸出給第二速率匹配單元；第二速率匹配單元用于對所述第一次速率匹配結(jié)果進(jìn)行速率匹配，得到第二次速率匹配結(jié)果，并將所述第二次速率匹配結(jié)果經(jīng)FIFO單元輸出給合并控制單元；合并控制單元對各處理支路輸出的第二次速率匹配結(jié)果進(jìn)行合并，之后將合并結(jié)果作為最終的第二處理結(jié)果輸出給合并器1015。更進(jìn)一步地，本發(fā)明實(shí)施例在具體實(shí)現(xiàn)時，IR重構(gòu)模塊1014，還具體用于將所述第二處理結(jié)果連續(xù)的輸出給合并器1015，如果在輸出過程中接收到合并器1015發(fā)送的停等命令，則暫停對所述第二處理結(jié)果的輸出，并在接收到合并器1015發(fā)送的取消停等的命令時，繼續(xù)將所述第二處理結(jié)果輸出給合并器1015。本發(fā)明實(shí)施例在具體實(shí)現(xiàn)時，合并器1015包括速率控制單元SW_ctrl及合并單 元，其中SW_ctrl用于確定速率匹配模塊1013及IR重構(gòu)模塊1014的數(shù)據(jù)輸出速率是否匹配，當(dāng)速率匹配模塊1013及IR重構(gòu)模塊1014的數(shù)據(jù)輸出速率不匹配時，向數(shù)據(jù)輸出速率慢的一方發(fā)送停等命令，以便所述數(shù)據(jù)輸出速率慢的一方暫定對數(shù)據(jù)的輸出，使得速率匹配模塊1013及IR重構(gòu)模塊1014的數(shù)據(jù)輸出速率相匹配。合并單元將速率匹配模塊1013輸出的第一處理結(jié)果及IR重構(gòu)模塊1014輸出的第二處理結(jié)果進(jìn)行合并。具體地，Sff_ctrl用于確定速率匹配模塊1013及IR重構(gòu)模塊1014的數(shù)據(jù)輸出速率是否匹配包括讀取速率匹配模塊1013內(nèi)及IR重構(gòu)模塊1014內(nèi)FIFO單元的狀態(tài)，根據(jù)所讀取的兩個狀態(tài)來確定匹配模塊1013及IR重構(gòu)模塊1014的數(shù)據(jù)輸出速率是否匹配。本發(fā)明實(shí)施例中，合并器1015將數(shù)據(jù)塊當(dāng)前對應(yīng)的LLR數(shù)據(jù)及該數(shù)據(jù)塊歷史對應(yīng)的LLR數(shù)據(jù)進(jìn)行合并，以提高接收該數(shù)據(jù)塊的質(zhì)量。進(jìn)一步地，參見圖3，本發(fā)明實(shí)施例如圖2所述的接收機(jī)還包括與系統(tǒng)級芯片101相連的解碼器103，及與解碼器103相連的校驗(yàn)?zāi)K104，其中，解碼器103對系統(tǒng)級芯片101合并得到的數(shù)據(jù)進(jìn)行解碼，并將解碼結(jié)果輸出給校驗(yàn)?zāi)K104 ;校驗(yàn)?zāi)K104對接收到的解碼結(jié)果進(jìn)行驗(yàn)證。本發(fā)明實(shí)施例中，當(dāng)校驗(yàn)?zāi)K104驗(yàn)證所述解碼結(jié)果為錯誤時，接收機(jī)向發(fā)射機(jī)發(fā)送重傳請求，請求發(fā)射機(jī)重新發(fā)送所述數(shù)據(jù)塊。參見圖4，基本以上所述的接收機(jī)，本發(fā)明實(shí)施例還提供了一種數(shù)據(jù)處理的方法，所述方法包括如下操作步驟步驟201 :對當(dāng)前接收的由發(fā)射機(jī)發(fā)送的數(shù)據(jù)塊進(jìn)行解調(diào)，得到所述數(shù)據(jù)塊當(dāng)前對應(yīng)的LLR數(shù)據(jù)；步驟202 :將所述數(shù)據(jù)塊當(dāng)前對應(yīng)的LLR數(shù)據(jù)存入存儲器，并在所述數(shù)據(jù)塊為所述發(fā)射機(jī)重傳的數(shù)據(jù)塊時，從所述存儲器中讀取所述數(shù)據(jù)塊歷史對應(yīng)的LLR數(shù)據(jù)；步驟203 :對所述數(shù)據(jù)塊當(dāng)前對應(yīng)的LLR數(shù)據(jù)進(jìn)行速率匹配，得到第一處理結(jié)果，對所述數(shù)據(jù)塊歷史對應(yīng)的LLR數(shù)據(jù)進(jìn)行速率匹配及合并處理，得到第二處理結(jié)果；步驟204 :將所述第一處理結(jié)果及第二處理結(jié)果進(jìn)行合并。本發(fā)明實(shí)施例中，對接收到的數(shù)據(jù)塊進(jìn)行解調(diào)，并將所述數(shù)據(jù)塊當(dāng)前對應(yīng)的LLR數(shù)據(jù)存入存儲器，由于該數(shù)據(jù)塊當(dāng)前對應(yīng)的LLR數(shù)據(jù)的緊湊度較高，可以降低單次存儲的數(shù)據(jù)量，另外，在從存儲器中讀取所述數(shù)據(jù)塊歷史對應(yīng)的LLR數(shù)據(jù)時，還可以減少對存儲器訪問的數(shù)據(jù)帶寬。下面結(jié)合具體實(shí)施例及以上所述接收機(jī)來詳細(xì)說明該接收機(jī)進(jìn)行數(shù)據(jù)處理的過程，參見圖5，一種數(shù)據(jù)處理的方法，包括步驟301 :對當(dāng)前接收的由發(fā)射機(jī)發(fā)送的數(shù)據(jù)塊進(jìn)行解調(diào)，得到所述數(shù)據(jù)塊當(dāng)前對應(yīng)的LLR數(shù)據(jù)；具體地，對當(dāng)前接收的由發(fā)射機(jī)發(fā)送的數(shù)據(jù)塊進(jìn)行LLR計算，得到所述數(shù)據(jù)塊當(dāng)前對應(yīng)的LLR數(shù)據(jù)，本發(fā)明實(shí)施例將所述數(shù)據(jù)塊當(dāng)前對應(yīng)的LLR數(shù)據(jù)作為所述數(shù)據(jù)塊當(dāng)前對應(yīng)LLR數(shù)據(jù)。 步驟302 :確定所述數(shù)據(jù)塊是否是發(fā)射機(jī)重傳的數(shù)據(jù)塊；當(dāng)所述數(shù)據(jù)塊為發(fā)射機(jī)初始傳輸?shù)臄?shù)據(jù)塊時，執(zhí)行步驟303 ；當(dāng)所述數(shù)據(jù)塊為發(fā)射機(jī)重傳的數(shù)據(jù)塊時，執(zhí)行步驟305 ；具體地，解析所述數(shù)據(jù)塊，得到所述數(shù)據(jù)塊所攜帶的重發(fā)指示標(biāo)識T，該重發(fā)指示標(biāo)識T用于指示數(shù)據(jù)塊是第一次發(fā)送還是重發(fā)，例如，T=O時，該數(shù)據(jù)塊為發(fā)射機(jī)第一次發(fā)送所述數(shù)據(jù)塊，T=I時，該數(shù)據(jù)塊為發(fā)射機(jī)第一次重傳所述數(shù)據(jù)塊，T=2時，該數(shù)據(jù)塊為發(fā)射機(jī)第二次重傳所述數(shù)據(jù)塊，等等。步驟303 :將所述數(shù)據(jù)塊當(dāng)前對應(yīng)的LLR數(shù)據(jù)存入存儲器；具體地，根據(jù)預(yù)先設(shè)置的第一控制參數(shù)，將所述數(shù)據(jù)塊當(dāng)前對應(yīng)的LLR數(shù)據(jù)存入存儲器，所述第一控制參數(shù)至少包括存入地址、數(shù)據(jù)塊大小及頻度中的一種。步驟304 :將所述數(shù)據(jù)塊當(dāng)前對應(yīng)的LLR數(shù)據(jù)進(jìn)行解解調(diào)速率匹配操作，得到第一處理結(jié)果，并對第一處理結(jié)果進(jìn)行解碼，執(zhí)行步驟310 ；具體地，將所述數(shù)據(jù)塊當(dāng)前對應(yīng)的LLR數(shù)據(jù)，如所述數(shù)據(jù)塊當(dāng)前對應(yīng)的LLR數(shù)據(jù)進(jìn)行兩次速率匹配，并將兩次速率匹配的結(jié)果作為所述第一處理結(jié)果。本發(fā)明實(shí)施例中，并不對步驟303及304的執(zhí)行順序進(jìn)行限制。步驟305 :確定所述數(shù)據(jù)塊的重傳次數(shù)η是否小于預(yù)定值N ；當(dāng)所述數(shù)據(jù)塊的重傳次數(shù)η不大于預(yù)定值N時，執(zhí)行步驟306 ；當(dāng)所述數(shù)據(jù)塊的重傳次數(shù)η大于預(yù)定值N時，執(zhí)行步驟307 ；步驟306 :將所述數(shù)據(jù)塊當(dāng)前對應(yīng)的LLR數(shù)據(jù)存入到存儲器，有關(guān)本步驟的詳細(xì)描述請參見步驟303，此處就不再贅述；步驟307:從存儲器中讀取數(shù)據(jù)塊歷史對應(yīng)的LLR數(shù)據(jù)，具體地，從存儲器中讀取η個數(shù)據(jù)塊歷史對應(yīng)的LLR數(shù)據(jù)；具體地，根據(jù)預(yù)先設(shè)置的第二控制參數(shù)，讀取所述存儲器存儲的所述數(shù)據(jù)塊歷史對應(yīng)的LLR數(shù)據(jù)，所述第二控制參數(shù)至少包括數(shù)據(jù)塊大小及頻度中的一種。步驟308 :對所述數(shù)據(jù)塊當(dāng)前對應(yīng)的LLR數(shù)據(jù)進(jìn)行速率匹配，得到第一處理結(jié)果，對所述數(shù)據(jù)塊歷史對應(yīng)的LLR數(shù)據(jù)進(jìn)行速率匹配及合并處理，得到第二處理結(jié)果；有關(guān)對對所述數(shù)據(jù)塊當(dāng)前對應(yīng)的LLR數(shù)據(jù)進(jìn)行速率匹配的詳細(xì)描述請參見步驟304，此處就不再贅述。其中，對所述數(shù)據(jù)塊歷史對應(yīng)的LLR數(shù)據(jù)進(jìn)行速率匹配及合并處理包括分別將所述數(shù)據(jù)塊歷史對應(yīng)的LLR數(shù)據(jù)，如所述數(shù)據(jù)塊歷史對應(yīng)的LLR數(shù)據(jù)進(jìn)行兩次速率匹配，并將速率匹配結(jié)果進(jìn)行合并，將合并結(jié)果作為所述第二處理結(jié)果。步驟309 :將所述第一處理結(jié)果及第二處理結(jié)果進(jìn)行合并，并對合并結(jié)果進(jìn)行解碼；步驟310 :確定解碼結(jié)果是否正確；當(dāng)解碼結(jié)果正確時，操作結(jié)束；當(dāng)解碼結(jié)果錯誤時，向發(fā)射機(jī)發(fā)送重發(fā)請求，請求發(fā)射機(jī)重新發(fā)送所述數(shù)據(jù)塊，返回執(zhí)行步驟301 ； 本發(fā)明實(shí)施例中，對接收到的數(shù)據(jù)塊進(jìn)行解調(diào)，并將所述數(shù)據(jù)塊當(dāng)前對應(yīng)的LLR數(shù)據(jù)存入存儲器，由于該數(shù)據(jù)塊當(dāng)前對應(yīng)的LLR數(shù)據(jù)的緊湊度較高，可以降低單次存儲的數(shù)據(jù)量，另外，在從存儲器中讀取所述數(shù)據(jù)塊歷史對應(yīng)的LLR數(shù)據(jù)時，還可以減少對存儲器訪問的數(shù)據(jù)帶寬。需要說明的是上述實(shí)施例提供的發(fā)射機(jī)在進(jìn)行數(shù)據(jù)處理時，僅以上述各功能模塊的劃分進(jìn)行舉例說明，實(shí)際應(yīng)用中，可以根據(jù)需要而將上述功能分配由不同的功能模塊完成，即將接收機(jī)的內(nèi)部結(jié)構(gòu)劃分成不同的功能模塊，以完成以上描述的全部或者部分功能。另外，上述實(shí)施例提供的發(fā)射機(jī)與進(jìn)行數(shù)據(jù)處理的方法實(shí)施例屬于同一構(gòu)思，其具體實(shí)現(xiàn)過程詳見方法實(shí)施例，這里不再贅述。上述本發(fā)明實(shí)施例序號僅僅為了描述，不代表實(shí)施例的優(yōu)劣。本領(lǐng)域普通技術(shù)人員可以理解實(shí)現(xiàn)上述實(shí)施例的全部或部分步驟可以通過硬件來完成，也可以通過程序來指令相關(guān)的硬件完成，所述的程序可以存儲于一種計算機(jī)可讀存儲介質(zhì)中，上述提到的存儲介質(zhì)可以是只讀存儲器，磁盤或光盤等。以上所述僅為本發(fā)明的較佳實(shí)施例，并不用以限制本發(fā)明，凡在本發(fā)明的精神和原則之內(nèi)，所作的任何修改、等同替換、改進(jìn)等，均應(yīng)包含在本發(fā)明的保護(hù)范圍之內(nèi)。
權(quán)利要求
1.一種接收機(jī)，其特征在于，所述接收機(jī)包括系統(tǒng)級芯片和存儲器，所述系統(tǒng)級芯片通過外部緩存總線與所述存儲器相連； 所述系統(tǒng)級芯片包括對數(shù)似然比LLR子系統(tǒng)、控制器、速率匹配模塊、增量冗余合并IR重構(gòu)模塊及合并器，其中，所述LLR子系統(tǒng)分別與所述控制器及所述速率匹配模塊相連，所述控制器還與所述IR重構(gòu)模塊相連，所述速率匹配模塊及所述IR重構(gòu)模塊分別與所述合并器相連； 所述LLR子系統(tǒng)，用于對當(dāng)前接收到的由發(fā)射機(jī)發(fā)送的數(shù)據(jù)塊進(jìn)行解調(diào)，得到所述數(shù)據(jù)塊當(dāng)前對應(yīng)的LLR數(shù)據(jù)，并將所述數(shù)據(jù)塊當(dāng)前對應(yīng)的LLR數(shù)據(jù)輸出給所述速率匹配模塊； 所述控制器，用于將所述LLR子系統(tǒng)解調(diào)到的所述數(shù)據(jù)塊當(dāng)前對應(yīng)的LLR數(shù)據(jù)，存入所述存儲器； 所述控制器，還用于當(dāng)所述數(shù)據(jù)塊為所述發(fā)射機(jī)重傳的數(shù)據(jù)塊時，將所述存儲器存儲的所述數(shù)據(jù)塊歷史對應(yīng)的LLR數(shù)據(jù)，調(diào)入所述IR重構(gòu)模塊； 所述速率匹配模塊，用于對所述LLR子系統(tǒng)輸出的所述數(shù)據(jù)塊當(dāng)前對應(yīng)的LLR數(shù)據(jù)進(jìn)行速率匹配，得到第一處理結(jié)果，并將所述第一處理結(jié)果輸出給所述合并器； 所述IR重構(gòu)模塊，用于分別對所述控制器調(diào)入的所述數(shù)據(jù)塊歷史對應(yīng)的LLR數(shù)據(jù)進(jìn)行速率匹配及合并處理，得到第二處理結(jié)果，并將所述第二處理結(jié)果輸出給所述合并器； 所述合并器，用于將對所述速率匹配模塊輸出的第一處理結(jié)果，及所述IR重構(gòu)模塊輸出的第二處理結(jié)果進(jìn)行合并。
2.根據(jù)權(quán)利要求1所述的接收機(jī)，其特征在于，所述控制器，具體用于根據(jù)預(yù)先設(shè)置的第一控制參數(shù)，將所述LLR子系統(tǒng)解調(diào)到的所述數(shù)據(jù)塊當(dāng)前對應(yīng)的LLR數(shù)據(jù)存入所述存儲器，所述第一控制參數(shù)至少包括存入地址、數(shù)據(jù)塊大小及頻度中的一種。
3.根據(jù)權(quán)利要求1所述的接收機(jī)，其特征在于，所述控制器，具體用于根據(jù)預(yù)先設(shè)置的第二控制參數(shù)，將所述存儲器存儲的所述數(shù)據(jù)塊歷史對應(yīng)的LLR數(shù)據(jù)調(diào)入所述IR重構(gòu)模塊，所述第二控制參數(shù)至少包括數(shù)據(jù)塊大小及頻度中的一種。
4.根據(jù)權(quán)利要求1至3任一項(xiàng)所述的接收機(jī)，其特征在于，所述控制器，還用于管理所述存儲器，包括維護(hù)所述存儲器當(dāng)前可用的地址空間。
5.根據(jù)權(quán)利要求1所述的接收機(jī)，其特征在于，所述速率匹配模塊，具體用于將所述第一處理結(jié)果連續(xù)的輸出給所述合并器，如果在輸出過程中接收到所述合并器發(fā)送的停等命令，則暫停對所述第一處理結(jié)果的輸出，并在接收到所述合并器發(fā)送的取消停等的命令時，繼續(xù)將所述第一處理結(jié)果輸出給所述合并器。
6.根據(jù)權(quán)利要求1所述的接收機(jī)，其特征在于，所述IR重構(gòu)模塊，具體用于將所述第二處理結(jié)果連續(xù)的輸出給所述合并器，如果在輸出過程中接收到所述合并器發(fā)送的停等命令，則暫停對所述第二處理結(jié)果的輸出，并在接收到所述合并器發(fā)送的取消停等的命令時，繼續(xù)將所述第二處理結(jié)果輸出給所述合并器。
7.根據(jù)權(quán)利要求1所述的接收機(jī)，其特征在于，所述合并器，具體用于確定所述速率匹配模塊及所述IR重構(gòu)模塊的數(shù)據(jù)輸出速率是否匹配，當(dāng)所述速率匹配模塊及所述IR重構(gòu)模塊的數(shù)據(jù)輸出速率不匹配時，向數(shù)據(jù)輸出速率慢的一方發(fā)送停等命令，以便所述數(shù)據(jù)輸出速率慢的一方暫定對數(shù)據(jù)的輸出，使得所述速率匹配模塊及所述IR重構(gòu)模塊的數(shù)據(jù)輸出速率相匹配。
8.一種數(shù)據(jù)處理的方法，其特征在于，所述方法包括 對當(dāng)前接收的由發(fā)射機(jī)發(fā)送的數(shù)據(jù)塊進(jìn)行解調(diào)，得到所述數(shù)據(jù)塊當(dāng)前對應(yīng)的LLR數(shù)據(jù)； 將所述數(shù)據(jù)塊當(dāng)前對應(yīng)的LLR數(shù)據(jù)存入存儲器，并在所述數(shù)據(jù)塊為所述發(fā)射機(jī)重傳的數(shù)據(jù)塊時，從所述存儲器中讀取所述數(shù)據(jù)塊歷史對應(yīng)的LLR數(shù)據(jù)； 對所述數(shù)據(jù)塊當(dāng)前對應(yīng)的LLR數(shù)據(jù)進(jìn)行速率匹配，得到第一處理結(jié)果，對所述數(shù)據(jù)塊歷史對應(yīng)的LLR數(shù)據(jù)進(jìn)行速率匹配及合并處理，得到第二處理結(jié)果； 將所述第一處理結(jié)果及第二處理結(jié)果進(jìn)行合并。
9.根據(jù)權(quán)利要求8所述的方法，其特征在于，所述將所述數(shù)據(jù)塊當(dāng)前對應(yīng)的LLR數(shù)據(jù)存入存儲器，包括 根據(jù)預(yù)先設(shè)置的第一控制參數(shù)，將所述數(shù)據(jù)塊當(dāng)前對應(yīng)的LLR數(shù)據(jù)存入所述存儲器，所述第一控制參數(shù)至少包括存入地址、數(shù)據(jù)塊大小及頻度中的一種。
10.根據(jù)權(quán)利要求8所述的方法，其特征在于，所述從所述存儲器中讀取所述數(shù)據(jù)塊歷史對應(yīng)的LLR數(shù)據(jù)，包括 根據(jù)預(yù)先設(shè)置的第二控制參數(shù)，讀取所述存儲器存儲的所述數(shù)據(jù)塊歷史對應(yīng)的LLR數(shù)據(jù)，所述第二控制參數(shù)至少包括數(shù)據(jù)塊大小及頻度中的一種。
全文摘要
本發(fā)明公開了一種接收機(jī)及數(shù)據(jù)處理的方法，屬于通信技術(shù)領(lǐng)域。接收機(jī)包括系統(tǒng)級芯片和存儲器，系統(tǒng)級芯片通過外部緩存總線與存儲器相連；系統(tǒng)級芯片包括LLR子系統(tǒng)、控制器、速率匹配模塊、增量冗余合并IR重構(gòu)模塊及合并器，LLR子系統(tǒng)分別與控制器及速率匹配模塊相連，控制器與IR重構(gòu)模塊相連，速率匹配模塊及IR重構(gòu)模塊分別與合并器相連，控制器將LLR子系統(tǒng)解調(diào)到的數(shù)據(jù)塊當(dāng)前對應(yīng)的LLR數(shù)據(jù)存入存儲器，在數(shù)據(jù)塊為重傳數(shù)據(jù)塊時將存儲器存儲的數(shù)據(jù)塊歷史對應(yīng)的LLR數(shù)據(jù)調(diào)入IR重構(gòu)模塊?？梢越档徒邮諜C(jī)的成本，控制器將數(shù)據(jù)塊當(dāng)前對應(yīng)的LLR數(shù)據(jù)存入存儲器，可以降低單次存儲的數(shù)據(jù)量，減少系統(tǒng)級芯片對外部存儲器訪問的數(shù)據(jù)帶寬。
文檔編號H04L1/00GK103001738SQ20121048309
公開日2013年3月27日 申請日期2012年11月23日 優(yōu)先權(quán)日2012年11月23日
發(fā)明者劉宇, 劉瑛 申請人:華為技術(shù)有限公司