一種fpga加密數(shù)據(jù)流的解密電路及解密方法
【專利摘要】本發(fā)明公開了一種FPGA加密數(shù)據(jù)流的解密電路，包括：數(shù)據(jù)輸入接口、指令解碼器、移位寄存器、密鑰存儲(chǔ)器、密鑰界面模塊、密鑰擴(kuò)展模塊以及解密模塊；數(shù)據(jù)輸入接口分別連接指令解碼器和解密模塊；指令解碼器連接移位寄存器和密鑰界面模塊；密鑰界面模塊連接密鑰存儲(chǔ)器和密鑰擴(kuò)展模塊；其中，數(shù)據(jù)輸入接口用于輸入加密的數(shù)據(jù)文件或密鑰指令，并將加密的數(shù)據(jù)文件送到解密模塊，或?qū)⒚荑€指令送到指令解碼器。本發(fā)明實(shí)施例的FPGA加密數(shù)據(jù)流的解密電路及方法，有專門的非易失性密鑰存儲(chǔ)電路用以存儲(chǔ)多個(gè)密鑰，可進(jìn)行多重加密和損壞加密，不但沒有增加解密電路的復(fù)雜度和降低解密電路的編程速度，而且增強(qiáng)了加密數(shù)據(jù)的安全性，使FPGA的解加密更加可靠安全。
【專利說明】—種FPGA加密數(shù)據(jù)流的解密電路及解密方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及數(shù)字電路【技術(shù)領(lǐng)域】，尤其涉及FPGA數(shù)據(jù)流的加解密領(lǐng)域，具體的講是一種FPGA加密數(shù)據(jù)流的解密電路及解密方法。
【背景技術(shù)】
[0002]在當(dāng)下競爭日益激烈的商業(yè)以及軍事環(huán)境中，設(shè)計(jì)(IP)安全對(duì)于數(shù)字設(shè)計(jì)人員而言是一個(gè)至關(guān)重要的考慮因素。隨著FPGA在更龐大、更關(guān)鍵的系統(tǒng)組件中扮演著愈來愈重要的角色，保護(hù)設(shè)計(jì)免受非法復(fù)制、逆向工程以及篡改也愈加顯得重要。FPGA通過使用128(或更高數(shù)位)高級(jí)加密標(biāo)準(zhǔn)(AES)算法來對(duì)配置數(shù)據(jù)流進(jìn)行解密能力可以消除這些顧慮。
[0003]FPGA器件在操作過程中，將配置數(shù)據(jù)存儲(chǔ)在SRAM配置單元中。由于SRAM存儲(chǔ)器的易失性，每次器件上電后，都必須將配置數(shù)據(jù)加載到SRAM單元中。通常將配置數(shù)據(jù)從外部存儲(chǔ)器源(例如閃存或配置器件)發(fā)送至FPGA，但在此過程中，數(shù)據(jù)有可能會(huì)被攔截，不法分子可以使用截獲的配置數(shù)據(jù)來配置另一個(gè)全新的FPGA，使其具有同樣的功能。
[0004]而使用加密的配置數(shù)據(jù)流，即使被截獲，在不知道密鑰的情況下，也無法使用在新的FPGA器件上，因?yàn)槊荑€是被存儲(chǔ)在FPGA當(dāng)中的。
[0005]美國專利US6931543公開了一種數(shù)據(jù)流解密方法，但是其加密和解密的算法是基于64位的自行開發(fā)出來的算法。相對(duì)于當(dāng)今廣泛商業(yè)應(yīng)用的AES128，192和256位的算法比較，保密性較低。而且，其密鑰存儲(chǔ)在FPGA當(dāng)中的易失性存儲(chǔ)器中，為保持器件掉電后密鑰不丟失，需采用電池供電，如電池出現(xiàn)問題或供電不穩(wěn)定，系統(tǒng)將會(huì)出現(xiàn)嚴(yán)重問題。
[0006]美國專利US7675313也公開了一種數(shù)據(jù)流解密的方法，其解密模塊的算法采用了AES標(biāo)準(zhǔn)，安全性大大提高；并且其密鑰存儲(chǔ)在非易失性的存儲(chǔ)器中，從而不再需要外加電池。但是，在此方案中采用了 3組存儲(chǔ)器，即多數(shù)勝出的解碼方法。這種增加電路復(fù)雜度的作法是為了解決非易失性的存儲(chǔ)器良率過低的問題，對(duì)解密方法沒有任何幫助。并且，此方案只能存放一個(gè)密鑰，如用戶想更換密鑰或想利用多個(gè)密鑰作更進(jìn)一步的加密則沒有可倉泛。

【發(fā)明內(nèi)容】

[0007]本發(fā)明提供一種FPGA加密數(shù)據(jù)流的解密電路及解密方法，以解決現(xiàn)有技術(shù)中的解密電路和方法無法在密鑰存儲(chǔ)器中存放多個(gè)密鑰，實(shí)現(xiàn)多重解密或損壞解密的問題。
[0008]為了達(dá)到上述目的，本發(fā)明實(shí)施例公開了一種FPGA加密數(shù)據(jù)流的解密電路，所述解密電路包括:數(shù)據(jù)輸入接口、指令解碼器、移位寄存器、密鑰存儲(chǔ)器、密鑰界面模塊、密鑰擴(kuò)展模塊以及解密模塊；所述數(shù)據(jù)輸入接口分別連接所述指令解碼器、移位寄存器和解密模塊；所述指令解碼器連接所述移位寄存器和密鑰界面模塊；所述密鑰界面模塊連接所述密鑰存儲(chǔ)器和密鑰擴(kuò)展模塊；其中，所述數(shù)據(jù)輸入接口用于輸入加密的數(shù)據(jù)文件或密鑰指令，并將所述加密的數(shù)據(jù)文件送到所述解密模塊，或?qū)⑺雒荑€指令送到所述指令解碼器；當(dāng)所述密鑰指令為密鑰寫入指令時(shí)，所述數(shù)據(jù)輸入接口接收輸入的數(shù)據(jù)文件為密鑰，所述指令解碼器根據(jù)所述密鑰寫入指令將所述密鑰移入所述移位寄存器，當(dāng)所述移位寄存器位滿后，將所述密鑰加載到所述密鑰界面模塊中的密鑰移位寄存器上，并寫入到所述密鑰存儲(chǔ)器進(jìn)行存儲(chǔ)；當(dāng)所述密鑰指令為數(shù)據(jù)解密指令時(shí)，所述數(shù)據(jù)輸入接口接收輸入的數(shù)據(jù)為加密數(shù)據(jù)流，所述加密數(shù)據(jù)流經(jīng)字節(jié)整合后進(jìn)入到所述解密模塊；所述指令解碼器根據(jù)所述數(shù)據(jù)解密指令從所述密鑰存儲(chǔ)器中選取相應(yīng)的AES密鑰，送至所述密鑰界面模塊中的密鑰移位寄存器，所述密鑰擴(kuò)展模塊對(duì)所述密鑰移位寄存器中的AES密鑰進(jìn)行擴(kuò)展操作后送至所述解密模塊；所述解密模塊結(jié)合所述擴(kuò)展后的AES密鑰，對(duì)所述加密數(shù)據(jù)流進(jìn)行解密。
[0009]為了達(dá)到上述目的，本發(fā)明實(shí)施例還公開了一種FPGA加密數(shù)據(jù)流的解密方法，包括:輸入加密數(shù)據(jù)流和解密指令；根據(jù)所述解密指令從密鑰存儲(chǔ)器中選取相應(yīng)的AES密鑰；對(duì)所述AES密鑰進(jìn)行運(yùn)算生成最終解密碼；將所述最終解密碼進(jìn)行擴(kuò)展操作；根據(jù)所述擴(kuò)展操作后的解密碼，對(duì)所述解密數(shù)據(jù)流進(jìn)行解密。
[0010]本發(fā)明實(shí)施例的FPGA加密數(shù)據(jù)流的解密電路及方法，有專門的非易失性密鑰存儲(chǔ)電路用以存儲(chǔ)多個(gè)密鑰，可進(jìn)行多重加密和損壞加密，不但沒有增加解密電路的復(fù)雜度和降低解密電路的編程速度，而且增強(qiáng)了加密數(shù)據(jù)的安全性，使FPGA的解加密更加可靠安全。
【專利附圖】

【附圖說明】
[0011]為了更清楚地說明本發(fā)明實(shí)施例或現(xiàn)有技術(shù)中的技術(shù)方案，下面將對(duì)實(shí)施例或現(xiàn)有技術(shù)描述中所需要使用的附圖作簡單地介紹，顯而易見地，下面描述中的附圖僅僅是本發(fā)明的一些實(shí)施例，對(duì)于本領(lǐng)域技術(shù)人員來講，在不付出創(chuàng)造性勞動(dòng)性的前提下，還可以根據(jù)這些附圖獲得其他的附圖。
[0012]圖1為本發(fā)明實(shí)施例的FPGA加密數(shù)據(jù)流的解密電路的結(jié)構(gòu)示意圖；
[0013]圖2為本發(fā)明實(shí)施例的包括密鑰移位寄存器以及運(yùn)算模塊的FPGA加密數(shù)據(jù)流的解密電路的結(jié)構(gòu)示意圖；
[0014]圖3為利用圖2所示實(shí)施例進(jìn)行密鑰寫入的流程示意圖；
[0015]圖4為利用圖2所示實(shí)施例進(jìn)行數(shù)據(jù)流解密的流程示意圖；
[0016]圖5為利用圖2所示實(shí)施例進(jìn)行數(shù)據(jù)流解密的另一個(gè)實(shí)施例的流程示意圖；
[0017]圖6為本發(fā)明實(shí)施例的FPGA加密數(shù)據(jù)流的解密方法的流程圖。
【具體實(shí)施方式】
[0018]下面將結(jié)合本發(fā)明實(shí)施例中的附圖，對(duì)本發(fā)明實(shí)施例中的技術(shù)方案進(jìn)行清楚、完整地描述，顯然，所描述的實(shí)施例僅僅是本發(fā)明一部分實(shí)施例，而不是全部的實(shí)施例?；诒景l(fā)明中的實(shí)施例，本領(lǐng)域普通技術(shù)人員在沒有做出創(chuàng)造性勞動(dòng)前提下所獲得的所有其他實(shí)施例，都屬于本發(fā)明保護(hù)的范圍。
[0019]圖1為本發(fā)明實(shí)施例的FPGA加密數(shù)據(jù)流的解密電路的結(jié)構(gòu)示意圖。如圖所示，所述解密電路包括:數(shù)據(jù)輸入接口 1、指令解碼器2、移位寄存器3、密鑰存儲(chǔ)器4、密鑰界面模塊5、密鑰擴(kuò)展模塊6以及解密模塊7。其中，所述數(shù)據(jù)輸入接口 I分別連接所述指令解碼器2、移位寄存器3和解密模塊7 ;所述指令解碼器2連接所述移位寄存器3和密鑰界面模塊5 ;所述密鑰界面模塊5連接所述密鑰存儲(chǔ)器4和密鑰擴(kuò)展模塊6。所述數(shù)據(jù)輸入接口 I用于輸入加密的數(shù)據(jù)文件或密鑰指令，并將所述加密的數(shù)據(jù)文件送到所述解密模塊7，或?qū)⑺雒荑€指令送到所述指令解碼器2。
[0020]在本發(fā)明實(shí)施例中，所述數(shù)據(jù)輸入接口 I為JTAG接口、專用串行接口或8位CPU接口，加密數(shù)據(jù)流可以從JTAG接口、專用串行接口或8位CPU接口任一個(gè)接口輸入。
[0021]在本發(fā)明實(shí)施例中，密鑰存儲(chǔ)器4為非易失性密鑰存儲(chǔ)器，可存儲(chǔ)多個(gè)密鑰，有足夠的存儲(chǔ)空間及相應(yīng)的地址解碼器。如N個(gè)128位的密鑰需要有N*128個(gè)存儲(chǔ)單元，地址解碼器負(fù)責(zé)將密鑰存在相應(yīng)地址的存儲(chǔ)單元中。
[0022]在本發(fā)明實(shí)施例中，密鑰可以為128位、192位或256位，即可以是AES中認(rèn)可的所有長度，對(duì)應(yīng)的移位寄存器3也可以是128位移位寄存器、192位移位寄存器或256位移位
寄存器。
[0023]在圖1所示實(shí)施例中，如圖2所示，密鑰界面模塊5還包括密鑰移位寄存器502以及運(yùn)算模塊501，其中，密鑰移位寄存器502用以將密鑰從移位寄存器3中移入到密鑰存儲(chǔ)器4中，或者將密鑰從密鑰存儲(chǔ)器4中移入到密鑰擴(kuò)展模塊6中。運(yùn)算模塊501用于在利用本發(fā)明的解密電路進(jìn)行解密時(shí)，將從密鑰存儲(chǔ)器4中取出的密鑰進(jìn)行運(yùn)算，生成一最終解密碼。其中，運(yùn)算包括加、減、乘、除等數(shù)學(xué)運(yùn)算或者邏輯運(yùn)算等。當(dāng)然，在本發(fā)明實(shí)施例中，也可以不應(yīng)用運(yùn)算模塊501對(duì)取出的密鑰進(jìn)行運(yùn)算，直接將其作為最終的解密碼，因此，運(yùn)算模塊501的功能是可以選擇使用的。
[0024]本發(fā)明實(shí)施例的FPGA加密數(shù)據(jù)流的解密電路的原理是:
[0025]當(dāng)輸入的數(shù)據(jù)流為非加密數(shù)據(jù)流時(shí)，如圖1和2所示，非加密數(shù)據(jù)流直接送至SRAM數(shù)據(jù)整合單元中進(jìn)行數(shù)據(jù)整合后，送至FPGA的SRAM存儲(chǔ)器編程處理。
[0026]當(dāng)所述密鑰指令為密鑰寫入指令時(shí)，如圖3所示，所述數(shù)據(jù)輸入接口 I接收輸入的數(shù)據(jù)文件為密鑰，所述指令解碼器2根據(jù)所述密鑰寫入指令將所述密鑰移入所述移位寄存器3，當(dāng)所述移位寄存器3位滿后，將所述密鑰加載到所述密鑰界面模塊5中的密鑰移位寄存器502上，然后密鑰存儲(chǔ)器4經(jīng)過密鑰編程將密鑰寫入到所述密鑰存儲(chǔ)器4中。如圖3所示，密鑰存儲(chǔ)器4進(jìn)行密鑰編程的過程為:首先收到編程指令，判斷第I位是否為“0”，因?yàn)榉且资源鎯?chǔ)器的初始狀態(tài)為“0”，所以可以開始看下一位而不需啟動(dòng)寫入電路。如果是“1”，則啟動(dòng)寫入電路，寫入“1”，直到“I”被寫入后可開始看下一位?？聪乱晃坏膭?dòng)作是由密鑰向低一位移位來完成的。地址解碼器會(huì)自動(dòng)指向下一個(gè)要寫的非易失性存儲(chǔ)器的位置，此過程在密鑰移位128次后結(jié)束(以128位移位寄存器為例說明)。如此，可在非易失性密鑰存儲(chǔ)器4中存儲(chǔ)有多個(gè)密鑰。
[0027]當(dāng)所述密鑰指令為數(shù)據(jù)解密指令時(shí)，如圖4所示，所述數(shù)據(jù)輸入接口 I接收輸入的數(shù)據(jù)為加密數(shù)據(jù)流，所述加密數(shù)據(jù)流經(jīng)字節(jié)整合后進(jìn)入到所述解密模塊7 ;所述指令解碼器2根據(jù)所述數(shù)據(jù)解密指令從所述密鑰存儲(chǔ)器4中選取相應(yīng)的AES密鑰，送至所述密鑰界面模塊5中的密鑰移位寄存器502，所述密鑰擴(kuò)展模塊6對(duì)所述密鑰移位寄存器502中的AES密鑰進(jìn)行擴(kuò)展操作后送至所述解密模塊7 ;所述解密模塊7結(jié)合所述擴(kuò)展后的AES密鑰，對(duì)所述加密數(shù)據(jù)流進(jìn)行解密。以128位密鑰為例，解密模塊7結(jié)合密鑰，一次解密128位數(shù)據(jù)，直到整個(gè)加密數(shù)據(jù)流結(jié)束。在解密的同時(shí)，解密的數(shù)據(jù)也被送至一數(shù)據(jù)移位寄存器，開始對(duì)FPGA的SRAM存儲(chǔ)器編程。整個(gè)解密，編程過程是連續(xù)的，不需要再加緩存。除開始的讀密鑰步驟，編程速度并未因數(shù)據(jù)加密而變得緩慢。[0028]在本發(fā)明一實(shí)施例中，當(dāng)用戶存儲(chǔ)一個(gè)密鑰時(shí)，自動(dòng)使用這一個(gè)，當(dāng)用戶存儲(chǔ)新的密鑰時(shí)，則自動(dòng)使用新的密鑰。并且，本發(fā)明還可以實(shí)現(xiàn):當(dāng)從密鑰存儲(chǔ)器4中取出的第一個(gè)密鑰失效后，所述密鑰存儲(chǔ)器4自動(dòng)激活下一個(gè)密鑰進(jìn)行解密。因此，本發(fā)明實(shí)施例的解密電路可以進(jìn)行損壞加密，如果密鑰損壞或者用戶想更換密鑰都可以實(shí)現(xiàn)。
[0029]在另一實(shí)施例中，如圖5所示，當(dāng)所述密鑰指令為數(shù)據(jù)解密指令時(shí)，所述數(shù)據(jù)輸入接口 I接收輸入的數(shù)據(jù)為加密數(shù)據(jù)流，加密數(shù)據(jù)流經(jīng)字節(jié)整合后進(jìn)入到所述解密模塊7 ;所述指令解碼器2根據(jù)所述數(shù)據(jù)解密指令從所述密鑰存儲(chǔ)器4中選取相應(yīng)的AES密鑰，送至所述密鑰界面模塊5中的密鑰移位寄存器502，此時(shí)，選取的對(duì)應(yīng)的AES密鑰為多個(gè)，在將所述多個(gè)AES密鑰送到密鑰擴(kuò)展模塊6前，先利用運(yùn)算模塊501對(duì)多個(gè)AES密鑰進(jìn)行一系列運(yùn)算，生成最終的一個(gè)密鑰送至所述密鑰擴(kuò)展模塊6進(jìn)行擴(kuò)展操作；所述解密模塊7結(jié)合所述擴(kuò)展后的最終的密鑰，對(duì)所述加密數(shù)據(jù)流進(jìn)行解密。
[0030]在此實(shí)施例中，從密鑰存儲(chǔ)器4中選取對(duì)應(yīng)的多個(gè)密鑰，例如為密鑰A和B，在運(yùn)算單元501中對(duì)其進(jìn)行加法運(yùn)算后得到最終密鑰C=A+B，然后將密鑰C送至密鑰擴(kuò)展模塊6中進(jìn)行擴(kuò)展操作。根據(jù)此實(shí)施例，即使不法分子同時(shí)截獲了加密數(shù)據(jù)流和放置密鑰的存儲(chǔ)器數(shù)據(jù)，如果不知道運(yùn)算法則，也無法對(duì)加密數(shù)據(jù)流進(jìn)行解密，因此，安全性更強(qiáng)，使FPGA的解加密更加可靠安全。
[0031]圖6為本發(fā)明實(shí)施例的FPGA加密數(shù)據(jù)流的解密方法的流程圖。如圖所示，所述解密方法包括:步驟SlOl，輸入加密數(shù)據(jù)流和解密指令；步驟S102，根據(jù)所述解密指令從密鑰存儲(chǔ)器中選取相應(yīng)的AES密鑰；步驟S103，對(duì)所述AES密鑰進(jìn)行運(yùn)算生成最終解密碼；步驟S104，將所述最終解密碼進(jìn)行擴(kuò)展操作；步驟S105，根據(jù)所述擴(kuò)展操作后的解密碼，對(duì)所述解密數(shù)據(jù)流進(jìn)行解密。
[0032]在本實(shí)施例中，步驟SlOl中的加密數(shù)據(jù)流和加密指令是通過數(shù)據(jù)輸入接口輸入的，所述數(shù)據(jù)輸入接口可為JTAG接口、專用串行接口或8位CPU接口，加密數(shù)據(jù)流或加密指令可以從JTAG接口、專用串行接口或8位CPU接口任一個(gè)接口輸入。
[0033]在本發(fā)明實(shí)施例中，密鑰存儲(chǔ)器為非易失性密鑰存儲(chǔ)器，可存儲(chǔ)多個(gè)密鑰，有足夠的存儲(chǔ)空間及相應(yīng)的地址解碼器。如N個(gè)128位的密鑰需要有N*128個(gè)存儲(chǔ)單元，地址解碼器負(fù)責(zé)將密鑰存在相應(yīng)地址的存儲(chǔ)單元中。
[0034]在本發(fā)明實(shí)施例中，密鑰可以為128位、192位或256位，即可以是AES中認(rèn)可的所
有長度。
[0035]本發(fā)明實(shí)施例的FPGA加密數(shù)據(jù)流的解密電路及方法，有專門的非易失性密鑰存儲(chǔ)電路用以存儲(chǔ)多個(gè)密鑰，可進(jìn)行多重加密和損壞加密，不但沒有增加解密電路的復(fù)雜度和降低解密電路的編程速度，而且增強(qiáng)了加密數(shù)據(jù)的安全性，使FPGA的解加密更加可靠安全。
[0036]以上所述的具體實(shí)施例，對(duì)本發(fā)明的目的、技術(shù)方案和有益效果進(jìn)行了進(jìn)一步詳細(xì)說明，所應(yīng)理解的是，以上所述僅為本發(fā)明的具體實(shí)施例而已，并不用于限定本發(fā)明的保護(hù)范圍，凡在本發(fā)明的精神和原則之內(nèi)，所做的任何修改、等同替換、改進(jìn)等，均應(yīng)包含在本發(fā)明的保護(hù)范圍之內(nèi)。
【權(quán)利要求】
1.一種FPGA加密數(shù)據(jù)流的解密電路，其特征在于，所述解密電路包括:數(shù)據(jù)輸入接口、指令解碼器、移位寄存器、密鑰存儲(chǔ)器、密鑰界面模塊、密鑰擴(kuò)展模塊以及解密模塊； 所述數(shù)據(jù)輸入接口分別連接所述指令解碼器、移位寄存器和解密模塊；所述指令解碼器連接所述移位寄存器和密鑰界面模塊；所述密鑰界面模塊連接所述密鑰存儲(chǔ)器和密鑰擴(kuò)展模塊；其中， 所述數(shù)據(jù)輸入接口用于輸入加密的數(shù)據(jù)文件或密鑰指令，并將所述加密的數(shù)據(jù)文件送到所述解密模塊，或?qū)⑺雒荑€指令送到所述指令解碼器； 當(dāng)所述密鑰指令為密鑰寫入指令時(shí)，所述數(shù)據(jù)輸入接口接收輸入的數(shù)據(jù)文件為密鑰，所述指令解碼器根據(jù)所述密鑰寫入指令將所述密鑰移入所述移位寄存器，當(dāng)所述移位寄存器位滿后，將所述密鑰加載到所述密鑰界面模塊中的密鑰移位寄存器上，并寫入到所述密鑰存儲(chǔ)器進(jìn)行存儲(chǔ)； 當(dāng)所述密鑰指令為數(shù)據(jù)解密指令時(shí)，所述數(shù)據(jù)輸入接口接收輸入的數(shù)據(jù)為加密數(shù)據(jù)流，所述加密數(shù)據(jù)流經(jīng)字節(jié)整合后進(jìn)入到所述解密模塊；所述指令解碼器根據(jù)所述數(shù)據(jù)解密指令從所述密鑰存儲(chǔ)器中選取相應(yīng)的AES密鑰，送至所述密鑰界面模塊中的密鑰移位寄存器，所述密鑰擴(kuò)展模塊對(duì)所述密鑰移位寄存器中的AES密鑰進(jìn)行擴(kuò)展操作后送至所述解密模塊；所述解密模塊結(jié)合所述擴(kuò)展后的AES密鑰，對(duì)所述加密數(shù)據(jù)流進(jìn)行解密。
2.如權(quán)利要求1所述的FPGA加密數(shù)據(jù)流的解密電路，其特征在于，所述密鑰界面模塊還包括有運(yùn)算模塊，用于對(duì)從所述密鑰存儲(chǔ)器中選取的多個(gè)密碼進(jìn)行運(yùn)算，生成最終的解密碼。
3.如權(quán)利要求1所述的FPGA加密數(shù)據(jù)流的解密電路，其特征在于，所述密鑰存儲(chǔ)器為非易失性密鑰存儲(chǔ)器。
4.如權(quán)利要求1所述的FPGA加密數(shù)據(jù)流的解密電路，其特征在于，所述移位寄存器為128位、192位或256位。
5.如權(quán)利要求1所述的FPGA加密數(shù)據(jù)流的解密電路，其特征在于，所述數(shù)據(jù)輸入接口為JTAG接口、專用串行接口或8位CPU接口。
6.如權(quán)利要求1所述的FPGA加密數(shù)據(jù)流的解密電路，其特征在于，當(dāng)利用所述密鑰存儲(chǔ)器中的密鑰進(jìn)行解密時(shí)，當(dāng)從密鑰存儲(chǔ)器中取出的第一個(gè)密鑰失效后，所述密鑰存儲(chǔ)器自動(dòng)激活下一個(gè)密鑰進(jìn)行解密。
7.—種FPGA加密數(shù)據(jù)流的解密方法，其特征在于，所述解密方法包括: 輸入加密數(shù)據(jù)流和解密指令； 根據(jù)所述解密指令從密鑰存儲(chǔ)器中選取相應(yīng)的AES密鑰； 對(duì)所述AES密鑰進(jìn)行運(yùn)算生成最終解密碼； 將所述最終解密碼進(jìn)行擴(kuò)展操作； 根據(jù)所述擴(kuò)展操作后的解密碼，對(duì)所述解密數(shù)據(jù)流進(jìn)行解密。
【文檔編號(hào)】H04L9/06GK103873227SQ201210539362
【公開日】2014年6月18日 申請(qǐng)日期:2012年12月13日 優(yōu)先權(quán)日:2012年12月13日
【發(fā)明者】朱璟輝, 高三達(dá), 李燈偉 申請(qǐng)人:藝倫半導(dǎo)體技術(shù)股份有限公司