專利名稱：基于延遲分集和cpci總線的短波收發(fā)信道處理設(shè)備的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及電子電路設(shè)計領(lǐng)域，具體而言涉及一種基于延遲分集和CPCI總線的短波收發(fā)信道處理設(shè)備。
背景技術(shù)：
在無線通信環(huán)境中，信道衰落是影響信號質(zhì)量的主要因素，而采用多天線分集方法則能夠有效地對抗無線信道的衰落，為通信系統(tǒng)提供可靠的信息傳輸。多天線分集技術(shù)的基本原理是通過空間、頻率等多個信道承載相同信息的信號副本，并將多路信號的能量按照一定的規(guī)則合并起來，多天線分集技術(shù)中的發(fā)射和接收分集技術(shù)均可獲得較高分集增益。其中發(fā)射分集中的延遲分集技術(shù)，實(shí)質(zhì)上是人工制造了一種色散信道，將一個窄帶頻率非選擇性衰落信道變?yōu)轭l率選擇性衰落信道，從而實(shí)現(xiàn)了發(fā)射分集。這種方法優(yōu)點(diǎn)是實(shí)現(xiàn)簡單，還易于與空時編碼、智能天線等技術(shù)相結(jié)合，提高物理層信息傳輸?shù)目煽啃浴６F(xiàn)有的一些短波通信系統(tǒng)中，常將分集技術(shù)和編碼技術(shù)分成不同的設(shè)備，不能實(shí)現(xiàn)一體化設(shè)計， 很難最大程度的提高系統(tǒng)的通信增益。發(fā)明內(nèi)容
本發(fā)明目的在于提供一種基于延遲分集和的CPCI總線短波收發(fā)信道處理設(shè)備， 可以實(shí)現(xiàn)六個通道的短波信號的激勵和接收功能。該設(shè)備采用延遲分集技術(shù)，可以提高通信增益和抗干擾能力；同時采用CPCI總線，集成度較高，可以減少多通道通信設(shè)備的體積和重量。
為達(dá)成上述目的，本發(fā)明提出一種基于延遲分集和CPCI總線的短波收發(fā)信道處理設(shè)備，包括CPCI總線和連接至CPCI總線的主控模塊、接口模塊、頻率合成模塊、射頻模塊、數(shù)字信號處理模塊、前面板模塊以及電源模塊，其中主控模塊適于執(zhí)行對短波收發(fā)信道處理設(shè)備的操作控制，接口模塊適于傳輸對外的音頻和數(shù)據(jù)信號，頻率合成模塊適于提供各路信號的時鐘信號和混頻信號，射頻模塊適于對六路短波信號進(jìn)行濾波和變頻，并將處理后的信號傳輸至數(shù)字信號處理模塊，數(shù)字信號處理模塊對音頻或數(shù)據(jù)信號進(jìn)行延遲或分集處理，發(fā)射信號時，讓同一音頻信號的副本經(jīng)不同長度的延遲量后從不同的天線發(fā)射出去，接收時，對數(shù)據(jù)信號進(jìn)行分集處理。
進(jìn)一步，其中還包括存儲器，連接FPGA芯片，用于存儲FPGA芯片的程序。
進(jìn)一步，DSP芯片對所述音頻數(shù)據(jù)延遲處理時，選擇信息比特周期作為信號的延遲量，而DSP芯片對數(shù)字信號實(shí)現(xiàn)分集處理時，使用均衡器或維特比譯碼獲得分集增益。
進(jìn)一步，其中A/D芯片選 用AD9957芯片，下變頻芯片選用HSP50216芯片，上變頻芯片選用AD9957芯片，DSP芯片選用TMS320C6455芯片，F(xiàn)PGA采用Cyclone II FPGA。
由以上本發(fā)明的技術(shù)方案可知，本發(fā)明的基于延遲分集和CPCI總線的短波收發(fā)信道處理設(shè)備，可以實(shí)現(xiàn)六個通道的短波信號的激勵和接收功能，采用延遲、分集技術(shù)，可以提高通信增益和抗干擾能力；同時采用CPCI總線，集成度較高，可以減少多通道通信設(shè)備的體積和重量。


圖1為本發(fā)明較優(yōu)實(shí)施例的基于延遲分集和CPCI總線的短波收發(fā)信道處理設(shè)備的模塊連接示意圖。
圖2為圖1中的集成數(shù)字信號處理模塊的原理框圖。
圖3為圖1中短波收發(fā)集成數(shù)字信號處理模塊發(fā)射時的信號處理示意圖。
圖4為圖1中短波收發(fā)集成數(shù)字信號處理模塊接收時的信號處理示意圖。
具體實(shí)施方式
為了更了解本發(fā)明的技術(shù)內(nèi)容，特舉具體實(shí)施例并配合所附圖式說明如下。
如圖1所示，根據(jù)本發(fā)明的較優(yōu)實(shí)施例，基于延遲分集和CPCI總線的短波收發(fā)信道處理設(shè)備，包括CPCI總線和連接至CPCI總線的主控模塊、接口模塊、頻率合成模塊、射頻模塊、數(shù)字信號處理模塊、前面板模塊以及電源模塊，其中主控模塊適于執(zhí)行對短波收發(fā)信道處理設(shè)備的操作控制，接口模塊適于傳輸對外的音頻和數(shù)據(jù)信號，頻率合成模塊適于提供各路信號的時鐘信號和混頻信號，射頻模塊適于對多路短波信號進(jìn)行濾波和變頻，并將處理后的信號傳輸至數(shù)字信號處理模塊，數(shù)字信號處理模塊對音頻或數(shù)據(jù)信號進(jìn)行延遲分集處理，讓同一信號的副本的延遲從不同的天線發(fā)射出去，在接收端使用均衡器或維特比譯碼器獲得分集增益。
CPCI總線是一種高性能的工業(yè)計算機(jī)總線標(biāo)準(zhǔn)，可以安裝多個標(biāo)準(zhǔn)的CPCI模塊， 并實(shí)現(xiàn)進(jìn)行數(shù)據(jù)傳輸和信息交換；具有非常高的可靠性、抗沖擊性、高密度性和耐震動性， 可支持更多的插槽，不僅數(shù)據(jù)傳輸速度快、而且插槽標(biāo)準(zhǔn)，數(shù)字信號不易被干擾從而可降低對總線輻射的要求。
前面板模塊適于提供友好的人機(jī)界面，實(shí)現(xiàn)操作和顯示的人機(jī)互動。接口模塊適于傳輸對外的音頻和數(shù)據(jù)信號。主控模塊適于執(zhí)行對短波收發(fā)信道處理設(shè)備的操作控制， 包括信號傳輸與處理控制、顯示控制、數(shù)字信號處理控制、音頻與數(shù)據(jù)信號的對外輸出控制等。本實(shí)施例中，主控模塊可以裝載Windows XP或VxWorks操作系統(tǒng)，主控模塊中的CPU為1.OGHz的X86，內(nèi)存為512M，并帶有雙10/100M自適應(yīng)以太網(wǎng)接口，六個串口，四路USB2. 0， 其PCI總線符合CPCI 2. 0R2.1標(biāo)準(zhǔn)。主控模塊通過CPCI總線與各模塊進(jìn)行數(shù)據(jù)通信并控制接口模塊、頻率合成模塊、射頻模塊和數(shù)字信號處理模塊，同時可以監(jiān)測各個模塊的狀態(tài)。
頻率合成模塊提供各路信號的時鐘信號和混頻信號。
本實(shí)施例中，每個射頻模塊適于對2路短波信號進(jìn)行濾波和變頻，產(chǎn)生中頻信號， 再將各信號通道的中頻信號傳輸至數(shù)字信號處理模塊進(jìn)行處理。同時，若作為激勵時，可以對2路射頻信號進(jìn)行20dB的放大。
圖2為圖1中的集成數(shù)字信號處理模塊的原理框圖。如圖2所示，基于延遲分集的短波收發(fā)集成數(shù)字信號處理模塊，包括6片A/D芯片、2片下變頻芯片、6片上變頻模塊、 FPGA芯片、DSP芯片和CPCI總線，6片A/D芯片分別連接至2片下變頻芯片，2片下變頻芯片的 輸出連接至FPGA芯片，DSP芯片分別連接FPGA芯片、CPCI總線并進(jìn)行數(shù)據(jù)交互，6片上變頻模塊的輸入連接FPGA芯片。
其中采用TMS320C6455作為DSP芯片，該芯片運(yùn)算速度快、內(nèi)存資源豐富、有編解碼協(xié)處理器，同時帶有32bit/33MHz PCI主/從模式接口。采用Altera公司的Cyclone II FPGA,運(yùn)算速度快，且支持高速差分?jǐn)?shù)據(jù)，選用EPCS16芯片存儲FPGA程序。A/D選用6片 AD9244，選用2片下變頻芯片HSP50216，6片上變頻模塊AD9957。
DSP芯片通過CPCI總線讀入音頻數(shù)據(jù)和外部控制命令，同時DSP芯片又將狀態(tài)信息回傳給CPCI總線。圖3為圖2中短波收發(fā)集成數(shù)字信號處理模塊發(fā)射時的信號處理示意圖。參考圖2和圖3，發(fā)射時，DSP對音頻數(shù)據(jù)進(jìn)行編碼、延遲分集和調(diào)制，處理后的六個通道數(shù)據(jù)經(jīng)過6片AD9957芯片，輸出6路短波射頻小信號。
在接收時，參考圖2和圖4，6片AD9244對6路短波信號進(jìn)行采樣，將采樣的數(shù)字信號分別送給兩片HSP50216芯片(每片最多可處理4個通道信號)做數(shù)字下變頻處理，然后送給FPGA芯片作濾波處理，F(xiàn)PGA芯片同時實(shí)現(xiàn)模塊的內(nèi)部邏輯控制，最后由FPGA將濾波處理后的數(shù)字信號送給DSP芯片，由DSP芯片實(shí)現(xiàn)分集處理、解調(diào)和解碼。其中FPGA程序存儲在EPCS16芯片中，DSP程序通過CPCI總線加載運(yùn)行。FPGA程序通過Quartus II編譯生成，DSP程序通過CCS工具編譯生成。
在延遲分集處理流程中，對I路數(shù)字音頻信號進(jìn)行延遲分集處理。信源輸出的信號首先進(jìn)行信道編碼，然后經(jīng)串并轉(zhuǎn)換變?yōu)?路相同的信息序列，最后經(jīng)過不同長度的延遲后從6個短波激勵通道發(fā)射出去。對延遲量的選擇應(yīng)當(dāng)使各激勵通道上信號不相關(guān)，過長的延遲會增加接收端均衡的復(fù)雜度，因此通常選擇信息比特周期作為信號的延遲量。接收時使用均衡器或維特比譯碼獲得分集增益。
本實(shí)施例的短波收發(fā)信道設(shè)備，可通過內(nèi)部CPCI總線與嵌入式計算機(jī)、各擴(kuò)展槽內(nèi)的功能擴(kuò)展模塊連接，可以擴(kuò)充網(wǎng)絡(luò)接口及其它功能，便于系統(tǒng)的軟硬件集成、升級。主控模塊的操作系統(tǒng)提供了有關(guān)CPCI總線的系統(tǒng)調(diào)用來配置CPCI設(shè)備，操作系統(tǒng)包括有設(shè)備初始化、設(shè)備讀寫和中斷服務(wù)程序的函數(shù)。在設(shè)備初始化函數(shù)中，驅(qū)動程序通過CPCI設(shè)備號和廠商號掃描CPCI總線并獲取配置空間和本地地址空間的基地址；獲取CPCI插卡的中斷服務(wù)號，與相應(yīng)的中斷服務(wù)子程序相連接，并開中斷。設(shè)備寫函數(shù)向CPCI總線中寫數(shù)據(jù),并向主控模塊中的X86發(fā)送中斷。設(shè)備讀函數(shù)從CPCI總線中讀取數(shù)據(jù)。驅(qū)動程序中的中斷服務(wù)程序負(fù)責(zé)將數(shù)據(jù)已經(jīng)準(zhǔn)備好的狀態(tài)通知設(shè)備讀函數(shù)。
為了實(shí)現(xiàn)CPCI總線與數(shù)字信號處理模塊中的DSP芯片之間數(shù)據(jù)傳輸，主控模塊中的雙口 RAM型號CY7C131中開辟了兩個存儲區(qū)，一個用來存放CPCI總線發(fā)送給DSP芯片的數(shù)據(jù)，一個存放DSP芯片返回的數(shù)據(jù)。當(dāng)由CPCI總線向DSP發(fā)送數(shù)據(jù)時，數(shù)據(jù)先寫入雙口 RAM，再向DSP發(fā)送中斷，通知其讀取數(shù)據(jù)。當(dāng)DSP芯片返回數(shù)據(jù)時，數(shù)據(jù)也是先寫入雙口 RAM，再來觸發(fā)CPCI總線的中斷。驅(qū)動程序響應(yīng)該中斷后即可讀取數(shù)據(jù)。
程序啟動時，通過CPCI總線從主控 模塊加載數(shù)字信號處理模塊的DSP程序。正常工作時，主控模塊通過CPCI總線給數(shù)字信號處理模塊發(fā)送命令，數(shù)字信號處理模塊通過 CPCI總線給主控模塊回送狀態(tài)信息。這樣通過向數(shù)字信號處理模塊發(fā)送給定的操作指令， 就可實(shí)現(xiàn)短波收發(fā)信道處理設(shè)備的控制管理。若對系統(tǒng)軟件和功能進(jìn)行升級，可通過CPCI 總線自動加載數(shù)字信號處理模塊DSP程序就可實(shí)現(xiàn)。
綜上所述，本發(fā)明中基于延遲分集的短波收發(fā)信道處理設(shè)備，可以實(shí)現(xiàn)六個通道的短波信號的激勵和接收功能。該設(shè)備采用延遲分集技術(shù)，可以提高通信增益和抗干擾能力；同時該單元采用CPCI總線，集成度較高，可以減少多通道通信設(shè)備的體積和重量。雖然本發(fā)明已以較佳實(shí)施例揭露如上，然其并非用以限定本發(fā)明。本發(fā)明所屬技術(shù)領(lǐng)域中具有通常知識者，在不脫離本發(fā)明的精神和范圍內(nèi)，當(dāng)可作各種的更動與潤飾。因此，本發(fā)明的保護(hù)范圍當(dāng)視權(quán)利要求書所界定者 為準(zhǔn)。
權(quán)利要求
1.一種基于延遲分集和CPCI總線的短波收發(fā)信道處理設(shè)備，其特征在于，包括CPCI 總線和連接至CPCI總線的主控模塊、接口模塊、頻率合成模塊、射頻模塊、數(shù)字信號處理模塊、前面板模塊以及電源模塊，其中主控模塊適于執(zhí)行對短波收發(fā)信道處理設(shè)備的操作控制，接口模塊適于傳輸對外的音頻和數(shù)據(jù)信號，頻率合成模塊適于提供各路信號的時鐘信號和混頻信號，射頻模塊適于對六路短波信號進(jìn)行濾波和變頻，并將處理后的信號傳輸至數(shù)字信號處理模塊，數(shù)字信號處理模塊對音頻或數(shù)據(jù)信號進(jìn)行延遲或分集處理，發(fā)射信號時，讓同一音頻信號的副本經(jīng)不同長度的延遲量后從不同的天線發(fā)射出去，接收時，對數(shù)據(jù)信號進(jìn)行分集處理。
2.根據(jù)權(quán)利要求1所述的基于延遲分集和CPCI總線的短波收發(fā)信道處理設(shè)備，其特征在于，其中數(shù)字信號處理模塊，包括6片A/D芯片、2片下變頻芯片、6片上變頻模塊、FPGA 芯片、DSP芯片和CPCI總線，6片A/D芯片分別連接至2片下變頻芯片，2片下變頻芯片的輸出連接至FPGA芯片，DSP芯片分別連接FPGA芯片、CPCI總線并進(jìn)行數(shù)據(jù)交互，6片上變頻模塊的輸入連接FPGA芯片，其中，在發(fā)射時，DSP芯片從CPCI總線讀入音頻數(shù)據(jù)和外部控制命令并對音頻數(shù)據(jù)進(jìn)行編碼、延遲處理和調(diào)制，處理后的，6個通道數(shù)據(jù)經(jīng)過6片A/D芯片，輸出6路短波射頻信號，在接收時，6片A/D芯片對6路短波中頻信號進(jìn)行采樣，將采樣的數(shù)字信號分別送給兩片下變頻芯片，做數(shù)字下變頻處理，然后送給FPGA芯片作濾波處理，F(xiàn)PGA芯片同時實(shí)現(xiàn)模塊的內(nèi)部邏輯控制，最后由FPGA將濾波處理后的數(shù)字信號送給DSP芯片，由DSP芯片對數(shù)字信號實(shí)現(xiàn)分集處理、解調(diào)和解碼，并最終輸出輸出數(shù)字基帶信號至CPCI總線。
3.根據(jù)權(quán)利要求2所述的基于延遲分集和CPCI總線的短波收發(fā)信道處理設(shè)備，其特征在于，其中還包括存儲器，連接FPGA芯片，用于存儲FPGA芯片的程序。
4.根據(jù)權(quán)利要求2所述的基于延遲分集和CPCI總線的短波收發(fā)信道處理設(shè)備，其特征在于，DSP芯片對所述音頻數(shù)據(jù)延遲處理時，選擇信息比特周期作為信號的延遲量，而DSP 芯片對數(shù)字信號實(shí)現(xiàn)分集處理時，使用均衡器或維特比譯碼獲得分集增益。
5.根據(jù)權(quán)利要求2所述的基于延遲分集和CPCI總線的短波收發(fā)信道處理設(shè)備，其特征在于，其中A/D芯片選用AD9957芯片，下變頻芯片選用HSP50216芯片，上變頻芯片選用 AD9957 芯片，DSP 芯片選用 TMS320C6455 芯片，F(xiàn)PGA 采用 Cyclone II FPGA0
全文摘要
本發(fā)明提供一種基于延遲分集和CPCI總線的短波收發(fā)信道處理設(shè)備，包括CPCI總線和連接至CPCI總線的主控模塊、接口模塊、頻率合成模塊、射頻模塊、數(shù)字信號處理模塊、前面板模塊以及電源模塊，其中主控模塊適于執(zhí)行對短波收發(fā)信道處理設(shè)備的操作控制，接口模塊適于傳輸對外的音頻和數(shù)據(jù)信號，頻率合成模塊適于提供各路信號的時鐘信號和混頻信號，射頻模塊適于對六路短波信號進(jìn)行濾波和變頻，并將處理后的信號傳輸至數(shù)字信號處理模塊，數(shù)字信號處理模塊對音頻或數(shù)據(jù)信號進(jìn)行延遲分集處理，發(fā)射信號時，讓同一音頻信號的副本經(jīng)不同長度的延遲量后從不同的天線發(fā)射出去，接收時，對數(shù)據(jù)信號進(jìn)行分集處理。
文檔編號H04B7/04GK103067059SQ20121057472
公開日2013年4月24日 申請日期2012年12月25日 優(yōu)先權(quán)日2012年12月25日
發(fā)明者俞春華, 姜孝偉, 霍青松 申請人:熊貓電子集團(tuán)有限公司, 南京熊貓漢達(dá)科技有限公司