專利名稱：一種并行控制兩類工業(yè)以太網(wǎng)總線從站設備的數(shù)控裝置的制作方法
技術領域：
本發(fā)明屬于數(shù)控技術領域，具體而言，涉及一種并行控制兩類工業(yè)以太網(wǎng)總線從站設備(從站設備包括總線式主軸伺服驅動、進給伺服驅動、I/o單元等)的數(shù)控裝置，用于數(shù)控機床的控制。
背景技術：
數(shù)控系統(tǒng)的全數(shù)字化是數(shù)控技術發(fā)展的必然趨勢，也是目前國內(nèi)外數(shù)控技術領域研究的重點內(nèi)容之一，而在數(shù)控技術領域逐漸得到推廣應用的工業(yè)以太網(wǎng)總線技術是實現(xiàn)數(shù)控系統(tǒng)全數(shù)字化的關鍵技術。由于國際標準的工業(yè)以太網(wǎng)總線協(xié)議有多種，各種工業(yè)以太網(wǎng)總線協(xié)議相互不具備兼容性，目前國內(nèi)外各種總線式數(shù)控系統(tǒng)所使用的工業(yè)以太網(wǎng)總線協(xié)議均是各自為陣，從而導致各家的數(shù)控裝置的接口互不兼容，產(chǎn)品不具備互換性；另一方面，雖然目前有一些數(shù)控系統(tǒng)能夠兼容不同的工業(yè)以太網(wǎng)總線協(xié)議，但是，這些數(shù)控系統(tǒng)一般需要在數(shù)控裝置中更換不同的總線接口卡硬件來適應不同的總線協(xié)議，而且不同的總線設備不能兼容并存，更不能并行工作。目前還沒有數(shù)控系統(tǒng)能同時兼容兩類總線協(xié)議而且使兩類協(xié)議并行工作，即在不更換任何硬件的情況下，在同一臺數(shù)控裝置上并行實現(xiàn)兩類不同總線協(xié)議主站功能，同時連接并控制兩類總線協(xié)議的從站設備且使其相互協(xié)調(diào)并行工作。以上問題造成了數(shù)控系統(tǒng)產(chǎn)品之間的技術壁壘，導致各種總線式數(shù)控設備之間互相不能兼容并存，影響了數(shù)控系統(tǒng)產(chǎn)品的可擴展性能，導致數(shù)控系統(tǒng)產(chǎn)品不能很好地滿足用戶的多元化、可互換的配置需求。

發(fā)明內(nèi)容
針對現(xiàn)有技術的缺陷，本發(fā)明的目的在于提供一種并行控制兩類工業(yè)以太網(wǎng)總線從站設備的數(shù)控裝置，旨在解決總線式數(shù)控系統(tǒng)中不同類型工業(yè)以太網(wǎng)總線設備不能兼容并存、不能協(xié)同工作的問題。本發(fā)明提供了一種并行控制兩類工業(yè)以太網(wǎng)總線從站設備的數(shù)控裝置，包括人機交互單元和主控單元，所述主控單元包括CPU，系統(tǒng)總線接口模塊，第一雙端口數(shù)據(jù)存儲器，第二雙端口數(shù)據(jù)存儲器，中斷信號處理模塊，依次連接的第一工業(yè)以太網(wǎng)總線主站功能模塊、第一網(wǎng)絡芯片和第一網(wǎng)絡接口，以及依次連接的第二工業(yè)以太網(wǎng)總線主站功能模塊、第二網(wǎng)絡芯片和第二網(wǎng)絡接口 ；CPU對人機交互單元輸入的數(shù)控加工數(shù)據(jù)、控制指令和系統(tǒng)參數(shù)進行運算處理后經(jīng)所述系統(tǒng)總線接口模塊分別寫入所述第一雙端口數(shù)據(jù)存儲器和第二雙端口數(shù)據(jù)存儲器中；所述第一工業(yè)以太網(wǎng)總線主站功能模塊從所述第一雙端口數(shù)據(jù)存儲器中讀取數(shù)據(jù)并按照第一類工業(yè)以太網(wǎng)總線協(xié)議標準對數(shù)據(jù)進行封裝處理，然后經(jīng)第一網(wǎng)絡芯片和第一網(wǎng)絡接口發(fā)送至第一類工業(yè)以太網(wǎng)總線的從站，并經(jīng)從站處理后將需要反饋給數(shù)控裝置的各個軸的位置、速度、電流和開關量數(shù)據(jù)通過所述第一網(wǎng)絡接口上傳，上傳數(shù)據(jù)經(jīng)所述第一網(wǎng)絡芯片反饋至第一工業(yè)以太網(wǎng)總線主站功能模塊，第一工業(yè)以太網(wǎng)總線主站功能模塊對反饋的總線數(shù)據(jù)進行解包處理，解包后的數(shù)據(jù)被寫入至第一雙端口數(shù)據(jù)存儲器中，數(shù)據(jù)寫入完成后，所述第一工業(yè)以太網(wǎng)總線主站功能模塊向所述中斷信號處理模塊寫入第一中斷申請信號；所述第二工業(yè)以太網(wǎng)總線主站功能模塊從所述第二雙端口數(shù)據(jù)存儲器中讀取數(shù)據(jù)并按照第二類工業(yè)以太網(wǎng)總線協(xié)議標準對數(shù)據(jù)進行封裝處理，然后經(jīng)第二網(wǎng)絡芯片和第二網(wǎng)絡接口的發(fā)送至第二類工業(yè)以太網(wǎng)總線的從站，經(jīng)從站處理后將需要反饋給數(shù)控裝置的各個軸的位置、速度、電流和開關量數(shù)據(jù)通過所述第二網(wǎng)絡接口上傳，上傳數(shù)據(jù)經(jīng)所述第二網(wǎng)絡芯片反饋至所述第二工業(yè)以太網(wǎng)總線主站功能模塊，所述第二工業(yè)以太網(wǎng)總線主站功能模塊對反饋的總線數(shù)據(jù)進行解包處理，解包后的數(shù)據(jù)寫入至所述第二雙端口數(shù)據(jù)存儲器中，數(shù)據(jù)寫入完成后，第二工業(yè)以太網(wǎng)總線主站功能模塊向所述中斷信號處理模塊寫入第二中斷申請信號；所述中斷信號處理模塊對所述第一中斷申請信號和所述第二中斷申請信號進行邏輯與運算，得到一個共用的第三中斷申請信號并將所述第三中斷申請信號發(fā)送至CPU5CPU收到所述第三中斷申請信號后向所述中斷信號處理模塊中寫入中斷信號清除命令以清除所有中斷信號，并分別從所述第一雙端口數(shù)據(jù)存儲器和所述第二雙端口數(shù)據(jù)存儲器中讀取第一類工業(yè)以太網(wǎng)總線和第二類工業(yè)以太網(wǎng)總線上傳的數(shù)據(jù)，(PU對數(shù)據(jù)進行處理后將需要下發(fā)的數(shù)據(jù)通過系統(tǒng)總線接口模塊分別寫入第一雙端口數(shù)據(jù)存儲器和第二雙端口數(shù)據(jù)存儲器中，同時將處理結果輸出到IXD顯示屏上顯示。更進一步地，所述系統(tǒng)總線接口模塊、所述第一雙端口數(shù)據(jù)存儲器、所述第二雙端口數(shù)據(jù)存儲器和所述中斷信號處理模塊設置于FPGA中。更進一步地，通過設置第一工業(yè)以太網(wǎng)總線主站功能模塊和第二工業(yè)以太網(wǎng)主站功能模塊中的總線控制參數(shù)使得第一類工業(yè)以太網(wǎng)總線的控制周期與第二類工業(yè)以太網(wǎng)總線的控制周期的時長相同。更進一步地，所述第一工業(yè)以太網(wǎng)總線主站功能模塊和所述第二工業(yè)以太網(wǎng)主站功能模塊設置于FPGA中。更進一步地，所述CPU通過系統(tǒng)總線與FPGA連接。更進一步地，所述第一工業(yè)以太網(wǎng)總線主站功能模塊為第一 ARM微處理器或FPGA或嵌入式x86微處理器或DSP或單片機。更進一步地，所述第二工業(yè)以太網(wǎng)主站功能模塊為第二 ARM處理器或FPGA或嵌入式x86微處理器或DSP或單片機。本發(fā)明提供的并行控制兩類工業(yè)以太網(wǎng)總線從站設備的數(shù)控裝置在同一臺數(shù)控裝置中，通過共享中斷、分享內(nèi)存的方式，實現(xiàn)了兩類工業(yè)以太網(wǎng)總線主站功能的集成，可以在不改變?nèi)魏斡布那闆r下同時連接并控制兩類總線從站設備，并使其相互協(xié)調(diào)并行工作，這有利于打破數(shù)控技術領域不同總線協(xié)議之間的技術壁壘，提升數(shù)控系統(tǒng)的可擴展性能，滿足用戶的多元化、可互換的配置需求。


圖1是本發(fā)明實施例提供的并行控制兩類工業(yè)以太網(wǎng)總線從站設備的數(shù)控裝置的模塊結構示意圖；圖2是本發(fā)明第一實施例提供的并行控制兩類工業(yè)以太網(wǎng)總線從站設備的數(shù)控裝置的模塊結構圖3是本發(fā)明第二實施例提供的并行控制兩類工業(yè)以太網(wǎng)總線從站設備的數(shù)控裝置的模塊結構圖。
具體實施例方式為了使本發(fā)明的目的、技術方案及優(yōu)點更加清楚明白，以下結合附圖及實施例，對本發(fā)明進行進一步詳細說明。應當理解，此處所描述的具體實施例僅僅用以解釋本發(fā)明，并不用于限定本發(fā)明。本發(fā)明提出了一種并行控制兩類工業(yè)以太網(wǎng)總線從站設備的數(shù)控裝置，在同一臺數(shù)控裝置中，通過共享中斷、分享內(nèi)存的方式，實現(xiàn)了兩類工業(yè)以太網(wǎng)總線主站功能的集成，可以在不改變?nèi)魏斡布那闆r下同時連接并控制兩類總線從站設備，并使其相互協(xié)調(diào)并行工作，這有利于打破數(shù)控技術領域不同總線協(xié)議之間的技術壁壘，提升數(shù)控系統(tǒng)的可擴展性能，滿足用戶的多元化、可互換的配置需求。如附圖1所示，本發(fā)明所提出的數(shù)控裝置包括人機交互單元、主控單元兩大主要部分:其中人機交互單元包括通信及數(shù)據(jù)交換接口(如USB、RS232、Internet、CF卡接口等)、IXD顯示屏、操作面板等，人機交互單元主要用于對數(shù)控系統(tǒng)進行參數(shù)設置、設備配置、數(shù)控加工編程、手動操作、存儲及更新數(shù)據(jù)、聯(lián)網(wǎng)控制等；主控單元是整個數(shù)控裝置的核心部分，主控單元采用“CPU + FPGA (現(xiàn)場可編程門陣列)”的基本結構，主要包括CPU、現(xiàn)場可編程門陣列(FPGA)、兩個工業(yè)以太網(wǎng)總線主站功能模塊(第一工業(yè)以太網(wǎng)總線主站功能模塊和第二工業(yè)以太網(wǎng)主站功能模塊)、兩個網(wǎng)絡芯片(第一網(wǎng)絡芯片、第二網(wǎng)絡芯片)、兩個網(wǎng)絡接口(第一網(wǎng)絡接口、第二網(wǎng)絡接口)等，本發(fā)明使用的CPU可以是x86微處理器、POWERPC處理器等各種處理器，但是不局限于此；本發(fā)明所設計的數(shù)控裝置硬件還包括其他各種輔助元件，如電源管理芯片、電阻、電容、電感等，在此不做詳細說明。CPU中運行操作系統(tǒng)、數(shù)控系統(tǒng)應用軟件、兩類工業(yè)以太網(wǎng)總線協(xié)議集成驅動軟件等，CPU通過系統(tǒng)總線與FPGA進行數(shù)據(jù)交換，本發(fā)明在此使用的系統(tǒng)總線可以是PCI總線、PC1- E總線、ISA總線、PC/104總線、VME總線、STD總線、Compact PCI總線等，但是不局限于此；CPU利用兩類工業(yè)以太網(wǎng)總線協(xié)議集成驅動軟件給兩類總線主站數(shù)據(jù)分配FPGA中不同的雙端口數(shù)據(jù)存儲器(第一雙端口數(shù)據(jù)存儲器和第二雙端口數(shù)據(jù)存儲器)地址空間，實現(xiàn)兩類總線數(shù)據(jù)分享內(nèi)存，保證二者的數(shù)據(jù)互相不干擾，CPU只需要從第一雙端口數(shù)據(jù)存儲器和第二雙端口數(shù)據(jù)存儲器中讀取或向其寫入數(shù)控系統(tǒng)應用軟件所需的各種應用數(shù)據(jù)，而不需要處理兩類工業(yè)以太網(wǎng)總線協(xié)議。兩類工業(yè)以太網(wǎng)總線主站功能分別在第一工業(yè)以太網(wǎng)總線主站功能模塊和第二工業(yè)以太網(wǎng)主站功能模塊中實現(xiàn)，其中第一工業(yè)以太網(wǎng)總線主站功能模塊用于處理第一類工業(yè)以太網(wǎng)總線協(xié)議，實現(xiàn)第一類工業(yè)以太網(wǎng)總線主站功能，包括數(shù)據(jù)封裝、解包、重發(fā)、糾錯、狀態(tài)機切換等，通過第一網(wǎng)絡芯片及第一網(wǎng)絡接口與第一類工業(yè)以太網(wǎng)總線從站進行數(shù)據(jù)交換；第二工業(yè)以太網(wǎng)總線主站功能模塊用于處理第二類工業(yè)以太網(wǎng)總線協(xié)議，實現(xiàn)第二類工業(yè)以太網(wǎng)總線主站功能，包括數(shù)據(jù)封裝、解包、重發(fā)、糾錯、狀態(tài)機切換等，通過第二網(wǎng)絡芯片及第二網(wǎng)絡接口與第二類工業(yè)以太網(wǎng)總線從站進行數(shù)據(jù)交換。為了保證兩類工業(yè)以太網(wǎng)總線主站功能執(zhí)行的同步性，本發(fā)明在第一工業(yè)以太網(wǎng)總線主站功能模塊和第二工業(yè)以太網(wǎng)主站功能模塊中通過對總線控制參數(shù)的設置，將兩類工業(yè)以太網(wǎng)總線的控制周期設定為相同時長；第一工業(yè)以太網(wǎng)總線主站功能模塊和第二工業(yè)以太網(wǎng)主站功能模塊可以在本發(fā)明所用的FPGA中使用硬件描述語言設計實現(xiàn)，也可以分別使用獨立的微處理器設計實現(xiàn)，本發(fā)明在此處使用的微處理器可以是嵌入式ARM處理器、FPGA、數(shù)字信號處理器(DSP)、單片機等，但不局限于此；兩個工業(yè)以太網(wǎng)主站功能模塊的實現(xiàn)方式將在本發(fā)明的第一實施例和第二實施例中進一步詳細說明。當?shù)谝还I(yè)以太網(wǎng)總線主站功能模塊和第二工業(yè)以太網(wǎng)主站功能模塊分別采用兩個獨立的微處理器實現(xiàn)時(這種實現(xiàn)方式的詳細說明可參考本發(fā)明的第一實施例)，在FPGA內(nèi)部需使用硬件描述語言實現(xiàn)三個功能模塊:第一個功能模塊是系統(tǒng)總線接口模塊，用于CPU與FPGA之間的數(shù)據(jù)傳輸，CPU通過系統(tǒng)總線接口讀寫FPGA中的雙端口數(shù)據(jù)存儲器；FPGA中的第二個功能模塊是兩個雙端口數(shù)據(jù)存儲器(第一雙端口數(shù)據(jù)存儲器和第二雙端口數(shù)據(jù)存儲器)，分別用于存放兩類工業(yè)以太網(wǎng)總線需要收、發(fā)的應用數(shù)據(jù)，也是CPU與兩個工業(yè)以太網(wǎng)總線主站功能模塊(第一工業(yè)以太網(wǎng)總線主站功能模塊和第二工業(yè)以太網(wǎng)主站功能模塊)進行數(shù)據(jù)交換的內(nèi)存空間,其中第一工業(yè)以太網(wǎng)總線主站功能模塊使用第一雙端口數(shù)據(jù)存儲器，第二工業(yè)以太網(wǎng)總線主站功能模塊使用第二雙端口數(shù)據(jù)存儲器，通過這種分享內(nèi)存的方式,保證兩類工業(yè)以太網(wǎng)總線數(shù)據(jù)互不干擾,能夠兼容并存；FPGA中的第三個功能模塊是中斷信號處理模塊，該模塊負責處理第一工業(yè)以太網(wǎng)總線主站功能模塊和第二工業(yè)以太網(wǎng)主站功能模塊發(fā)來的中斷申請信號，對這兩個中斷申請信號進行邏輯“與”運算后，處理成第一工業(yè)以太網(wǎng)總線主站功能模塊和第二工業(yè)以太網(wǎng)主站功能模塊共用的唯一中斷申請信號，并將其發(fā)送給CPU，另外，當中斷信號處理模塊收到CPU下發(fā)的中斷清除命令時，立即清除上述所有的中斷申請信號，通過這種共享中斷的方式，實現(xiàn)了兩類工業(yè)以太網(wǎng)總線數(shù)據(jù)傳輸?shù)耐叫?。當?shù)谝还I(yè)以太網(wǎng)總線主站功能模塊和第二工業(yè)以太網(wǎng)主站功能模塊在FPGA中使用硬件描述語言設計實現(xiàn)時(這種實現(xiàn)方式的詳細說明可參考本發(fā)明的第二實施例)，在FPGA內(nèi)部需使用硬件描述語言實現(xiàn)的功能模塊除了上述的系統(tǒng)總線接口模塊、2個雙端口數(shù)據(jù)存儲器、中斷信號處理模塊等三個功能模塊外，還包括第一工業(yè)以太網(wǎng)總線主站功能模塊和第二工業(yè)以太網(wǎng)主站功能模塊，F(xiàn)PGA中實現(xiàn)的這兩個模塊(第一工業(yè)以太網(wǎng)總線主站功能模塊和第二工業(yè)以太網(wǎng)主站功能模塊)所具備的功能與上述采用獨立微處理器所實現(xiàn)兩個模塊(第一工業(yè)以太網(wǎng)總線主站功能模塊和第二工業(yè)以太網(wǎng)主站功能模塊)的功能完全相同，在此不再詳細說明。本發(fā)明設計的數(shù)控裝置各部件及模塊在數(shù)據(jù)處理過程中的詳細功能如下:在兩類工業(yè)以太網(wǎng)總線的一個控制周期內(nèi)，從人機交互單元傳到主控單元的數(shù)控加工程序數(shù)據(jù)、控制指令、系統(tǒng)參數(shù)等信息，經(jīng)過CPU進行譯碼解釋、插補運算、邏輯運算等各種運算處理后，由CPU通過系統(tǒng)總線接口分別寫入到FPGA中的第一雙端口數(shù)據(jù)存儲器和第二雙端口數(shù)據(jù)存儲器中；第一工業(yè)以太網(wǎng)總線主站功能模塊從第一雙端口數(shù)據(jù)存儲器中讀取數(shù)據(jù)，并按照第一類工業(yè)以太網(wǎng)總線協(xié)議標準對數(shù)據(jù)進行封裝處理，然后經(jīng)過第一網(wǎng)絡芯片及第一網(wǎng)絡接口的數(shù)據(jù)發(fā)送通道發(fā)送給第一類工業(yè)以太網(wǎng)總線的各個從站(從站包括主軸伺服、進給伺服、I/O單元等)，第一類工業(yè)以太網(wǎng)總線各個從站處理完相關數(shù)據(jù)后，將需要反饋給數(shù)控裝置的數(shù)據(jù)(包括各個軸的位置、速度、電流、開關量等信息)通過第一網(wǎng)絡接口的數(shù)據(jù)接收通道上傳，上傳數(shù)據(jù)經(jīng)過第一網(wǎng)絡芯片反饋到第一工業(yè)以太網(wǎng)總線主站功能模塊，第一工業(yè)以太網(wǎng)總線主站功能模塊對反饋的總線數(shù)據(jù)進行解包處理，解包后的數(shù)據(jù)被寫入到FPGA中的第一雙端口數(shù)據(jù)存儲器中，數(shù)據(jù)寫入完成后，第一工業(yè)以太網(wǎng)總線主站功能模塊向FPGA中的中斷信號處理模塊寫入中斷申請信號；第二工業(yè)以太網(wǎng)總線主站功能模塊從第二雙端口數(shù)據(jù)存儲器中讀取數(shù)據(jù)，并按照第二類工業(yè)以太網(wǎng)總線協(xié)議標準對數(shù)據(jù)進行封裝處理，然后經(jīng)過第二網(wǎng)絡芯片及第二網(wǎng)絡接口的數(shù)據(jù)發(fā)送通道發(fā)送給第二類工業(yè)以太網(wǎng)總線的各個從站(從站包括主軸伺服、進給伺服、I/O單元等)，第二類工業(yè)以太網(wǎng)總線各個從站處理完相關數(shù)據(jù)后，將需要反饋給數(shù)控裝置的數(shù)據(jù)(包括各個軸的位置、速度、電流、開關量等信息)通過第二網(wǎng)絡接口的數(shù)據(jù)接收通道上傳，上傳數(shù)據(jù)經(jīng)過第二網(wǎng)絡芯片反饋到第二工業(yè)以太網(wǎng)總線主站功能模塊，第二工業(yè)以太網(wǎng)總線主站功能模塊對反饋的總線數(shù)據(jù)進行解包處理，解包后的數(shù)據(jù)被寫入到FPGA中的第二雙端口數(shù)據(jù)存儲器中，數(shù)據(jù)寫入完成后，第二工業(yè)以太網(wǎng)總線主站功能模塊也向FPGA中的中斷信號處理模塊寫入中斷申請信號；FPGA中的中斷信號處理模塊對兩個中斷申請信號進行邏輯“與”運算處理，將兩個中斷申請信號處理成共用的唯一中斷申請信號，并將此信號發(fā)送給CPU5CPU收到中斷申請信號后，首先向FPGA中寫入中斷清除命令以清除中斷申請信號，然后分別從FPGA中的第一雙端口數(shù)據(jù)存儲器和第二雙端口數(shù)據(jù)存儲器中讀取兩類工業(yè)以太網(wǎng)總線上傳的數(shù)據(jù)，并調(diào)用數(shù)控系統(tǒng)應用軟件對數(shù)據(jù)進行相關的運算處理，CPU處理完數(shù)據(jù)后，將需要下發(fā)的數(shù)據(jù)通過系統(tǒng)總線接口再次分別寫入到FPGA中的第一雙端口數(shù)據(jù)存儲器和第二雙端口數(shù)據(jù)存儲器中，同時將處理結果在LCD顯示屏的人機界面上顯示，完成一個周期的數(shù)據(jù)交換。在本發(fā)明的同一臺數(shù)控裝置中，在不改變?nèi)魏斡布那闆r下實現(xiàn)了兩類工業(yè)以太網(wǎng)協(xié)議主站功能的集成,并且實現(xiàn)了這兩類總線協(xié)議功能的并行工作,這有利于打破數(shù)控技術領域不同總線協(xié)議之間的技術壁壘，實現(xiàn)不同總線式數(shù)控系統(tǒng)產(chǎn)品的兼容并存以及并行工作，可大大地提升數(shù)控系統(tǒng)的可擴展性能，使數(shù)控系統(tǒng)能夠滿足用戶的多元化、可互換的配置需求；使用本發(fā)明的同一臺數(shù)控裝置，可以連接兩類不同總線從站設備，包括主軸伺服驅動、進給伺服驅動、I/o單元等，并可以將這些設備任意搭配組合，因此，可以將不同廠家開發(fā)的不同類總線從站數(shù)控系統(tǒng)設備中性能最好的產(chǎn)品進行組合，搭配得到成套數(shù)控系統(tǒng)，可以形成兩類總線設備的優(yōu)勢互補，減少成套數(shù)控系統(tǒng)性能上的缺陷，提升數(shù)控系統(tǒng)的整體性能。為了更進一步地說明本發(fā)明，現(xiàn)結合具體實例詳述如下:第一實施例:附圖2所示的是本發(fā)明第一實施例提供的并行控制兩類工業(yè)以太網(wǎng)總線從站設備的數(shù)控裝置的模塊結構圖。第一實施例的數(shù)控裝置采用的是國際標準的EtherCAT (Real Time Ethernet Control Automation Technology)工業(yè)以太網(wǎng)總線和中國的NCUC-Bus工業(yè)以太網(wǎng)總線(NCUnion of China Field Bus，數(shù)控系統(tǒng)現(xiàn)場總線技術標準聯(lián)盟總線)，本發(fā)明可以使用這兩類工業(yè)以太網(wǎng)總線，但是不局限于此，也可以是其他各類工業(yè)以太網(wǎng)總線。第一實施例的數(shù)控裝置包括人機交互單元、主控單元兩大主要部分:其中人機交互單元包括通信及數(shù)據(jù)交換接口(USB、RS232、Internet、CF卡接口等)、LCD顯示屏、操作面板等，人機交互單元主要用于對數(shù)控系統(tǒng)進行參數(shù)設置、設備配置、數(shù)控加工編程、手動操作、存儲及更新數(shù)據(jù)、聯(lián)網(wǎng)控制等；主控單元是整個數(shù)控裝置的核心部分，主控單元采用“嵌入式x86微處理器+ FPGA (現(xiàn)場可編程門陣列)”的基本結構，主要包括嵌入式x86微處理器、FPGA (現(xiàn)場可編程門陣列)、兩個ARM處理器(第一 ARM處理器和第二 ARM處理器)、兩個網(wǎng)絡芯片(第一網(wǎng)絡芯片、第二網(wǎng)絡芯片)、兩個網(wǎng)絡接口(第一網(wǎng)絡接口、第二網(wǎng)絡接口)等，本發(fā)明所使用的CPU可以是嵌入式x86微處理器，但不局限于此，也可以是其他各種處理器；本發(fā)明第一實施例所設計的數(shù)控裝置硬件還包括其他各種輔助元件，如電源管理芯片、電阻、電容、電感等，在此不做詳細說明。嵌入式x86微處理器中運行操作系統(tǒng)、數(shù)控系統(tǒng)應用軟件、兩類工業(yè)以太網(wǎng)總線協(xié)議集成驅動軟件等，嵌入式x86微處理器通過PCI總線與FPGA進行數(shù)據(jù)交換(本發(fā)明此處所用的系統(tǒng)總線可以是PCI總線，但不局限于此，也可以是其他各類系統(tǒng)總線)，嵌入式x86微處理器利用兩類工業(yè)以太網(wǎng)總線協(xié)議集成驅動軟件給兩類總線主站數(shù)據(jù)分配FPGA中不同的雙端口數(shù)據(jù)存儲器(第一雙端口數(shù)據(jù)存儲器和第二雙端口數(shù)據(jù)存儲器)地址空間，嵌入式x86微處理器只需要從第一雙端口數(shù)據(jù)存儲器和第二雙端口數(shù)據(jù)存儲器讀取或向其寫入數(shù)控系統(tǒng)應用軟件所需的各種應用數(shù)據(jù)，而不需要處理兩類工業(yè)以太網(wǎng)總線協(xié)議。第一 ARM處理器和第二 ARM處理器用作總線協(xié)議處理器，分別用于實現(xiàn)兩類工業(yè)以太網(wǎng)總線主站功能，本發(fā)明在此處設計的兩個總線協(xié)議處理器可以是ARM處理器，但不局限于此，也可以是FPGA (現(xiàn)場可編程門陣列)、DSP (數(shù)字信號處理器)、嵌入式x86微處理器、單片機等；其中第一 ARM處理器用于處理NCUC-Bus工業(yè)以太網(wǎng)總線協(xié)議，實現(xiàn)NCUC-Bus工業(yè)以太網(wǎng)總線主站功能，包括數(shù)據(jù)封裝、解包、重發(fā)、糾錯、狀態(tài)機切換等，通過第一網(wǎng)絡芯片及第一網(wǎng)絡接口與NCUC-Bus工業(yè)以太網(wǎng)總線從站進行數(shù)據(jù)交換；第二 ARM處理器用于處理EtherCAT工業(yè)以太網(wǎng)總線協(xié)議，實現(xiàn)EtherCAT工業(yè)以太網(wǎng)總線主站功能，包括數(shù)據(jù)封裝、解包、重發(fā)、糾錯、狀態(tài)機切換等，通過第二網(wǎng)絡芯片及第二網(wǎng)絡接口與EtherCAT工業(yè)以太網(wǎng)總線從站進行數(shù)據(jù)交換。為了保證兩類工業(yè)以太網(wǎng)總線主站功能執(zhí)行的同步性，第一實施例的數(shù)控裝置在第一 ARM處理器和第二 ARM處理器中通過對總線控制參數(shù)的設置，將兩類工業(yè)以太網(wǎng)總線的控制周期設定為相同時長，都設定為1ms。在第一實施例的數(shù)控裝置FPGA內(nèi)部需使用硬件描述語言實現(xiàn)三個功能模塊:第一個功能模塊是PCI總線接口模塊，用于嵌入式X86微處理器與FPGA之間的數(shù)據(jù)交換；FPGA中的第二個功能模塊是兩個雙端口數(shù)據(jù)存儲器(第一雙端口數(shù)據(jù)存儲器和第二雙端口數(shù)據(jù)存儲器)，分別用于存放NCUC-Bus工業(yè)以太網(wǎng)總線和EtherCAT工業(yè)以太網(wǎng)總線需要收、發(fā)的應用數(shù)據(jù)，也是嵌入式x86微處理器與兩個ARM處理器(第一 ARM處理器和第二 ARM處理器)進行數(shù)據(jù)交換的內(nèi)存空間，其中第一 ARM處理器使用第一雙端口數(shù)據(jù)存儲器，第二ARM處理器使用第二雙端口數(shù)據(jù)存儲器，通過這種分享內(nèi)存的方式，保證兩類工業(yè)以太網(wǎng)總線數(shù)據(jù)互不干擾，能夠兼容并存；FPGA中的第三個功能模塊是中斷信號處理模塊，該模塊負責處理第一 ARM處理器和第二 ARM處理器發(fā)來的中斷申請信號，對這兩個中斷申請信號進行邏輯“與”運算后，處理成第一 ARM處理器和第二 ARM處理器共用的唯一中斷申請信號，并將其發(fā)送給嵌入式x86微處理器，另外，當中斷信號處理模塊收到嵌入式x86微處理器下發(fā)的中斷清除命令時，立即清除上述所有的中斷申請信號，通過這種共享中斷的方式，實現(xiàn)了兩類工業(yè)以太網(wǎng)總線數(shù)據(jù)傳輸?shù)耐叫?。第一實施例設計的數(shù)控裝置各部件及模塊在數(shù)據(jù)處理過程中的詳細功能如下:在兩類工業(yè)以太網(wǎng)總線的一個控制周期內(nèi)，從人機交互單元傳到主控單元的數(shù)控加工程序數(shù)據(jù)、控制指令、系統(tǒng)參數(shù)等信息，經(jīng)過嵌入式x86微處理器進行譯碼解釋、插補運算、邏輯運算等各種運算處理后，由嵌入式x86微處理器通過PCI總線接口(本發(fā)明此處所用的系統(tǒng)總線可以是PCI總線，但不局限于此，也可以是其他各種系統(tǒng)總線)分別寫入到FPGA中的第一雙端口數(shù)據(jù)存儲器和第二雙端口數(shù)據(jù)存儲器中；第一 ARM處理器從第一雙端口數(shù)據(jù)存儲器中讀取數(shù)據(jù)，并按照NCUC-Bus工業(yè)以太網(wǎng)總線協(xié)議標準對數(shù)據(jù)進行封裝處理，然后經(jīng)過第一網(wǎng)絡芯片及第一網(wǎng)絡接口的數(shù)據(jù)發(fā)送通道發(fā)送給NCUC-Bus工業(yè)以太網(wǎng)總線的各個從站(從站包括主軸伺服、進給伺服、I/O單元等)，NCUC-Bus工業(yè)以太網(wǎng)總線各個從站處理完相關數(shù)據(jù)后，將需要反饋給數(shù)控裝置的數(shù)據(jù)(包括各個軸的位置、速度、電流、開關量等信息)通過第一網(wǎng)絡接口的數(shù)據(jù)接收通道上傳，上傳數(shù)據(jù)經(jīng)過第一網(wǎng)絡芯片反饋到第一 ARM處理器，第一 ARM處理器對反饋的總線數(shù)據(jù)進行解包處理，并將解包后的數(shù)據(jù)寫入到FPGA中的第一雙端口數(shù)據(jù)存儲器中，數(shù)據(jù)寫入完成后，第一 ARM處理器向FPGA中的中斷信號處理模塊寫入中斷申請信號；第二 ARM處理器從第二雙端口數(shù)據(jù)存儲器中讀取數(shù)據(jù)，并按照EtherCAT工業(yè)以太網(wǎng)總線協(xié)議標準對數(shù)據(jù)進行封裝處理，然后經(jīng)過第二網(wǎng)絡芯片及第二網(wǎng)絡接口的數(shù)據(jù)發(fā)送通道發(fā)送給EtherCAT工業(yè)以太網(wǎng)總線的各個從站(從站包括主軸伺服、進給伺服、I/O單元等)，EtherCAT工業(yè)以太網(wǎng)總線各個從站處理完相關數(shù)據(jù)后，將需要反饋給數(shù)控裝置的數(shù)據(jù)(包括各個軸的位置、速度、電流、開關量等信息)通過第二網(wǎng)絡接口的數(shù)據(jù)接收通道上傳，上傳數(shù)據(jù)經(jīng)過第二網(wǎng)絡芯片反饋到第二 ARM處理器，第二 ARM處理器對反饋的總線數(shù)據(jù)進行解包處理，并將解包后的數(shù)據(jù)寫入到FPGA中的第二雙端口數(shù)據(jù)存儲器中，數(shù)據(jù)寫入完成后，第二 ARM處理器也向FPGA中的中斷信號處理模塊寫入中斷申請信號；FPGA中的中斷信號處理模塊對上述兩個中斷申請信號進行邏輯“與”運算處理，將兩個中斷申請信號處理成共用的唯一中斷申請信號，并將此信號發(fā)送給嵌入式x86微處理器；嵌入式x86微處理器收到中斷申請信號后，首先向FPGA中寫入中斷清除命令以清除中斷申請信號，然后分別從FPGA中的第一雙端口數(shù)據(jù)存儲器和第二雙端口數(shù)據(jù)存儲器中讀取兩類工業(yè)以太網(wǎng)總線上傳的數(shù)據(jù)，并調(diào)用數(shù)控系統(tǒng)應用軟件對數(shù)據(jù)進行相關的運算處理，嵌入式x86微處理器處理完數(shù)據(jù)后，將需要下發(fā)的數(shù)據(jù)通過PCI總線接口再次分別寫入到FPGA中的第一雙端口數(shù)據(jù)存儲器和第二雙端口數(shù)據(jù)存儲器中，同時將處理結果在LCD顯示屏的人機界面上顯示，完成一個周期的數(shù)據(jù)交換。在第一實施例中，兩類總線從站設備可以按附圖2所示的方式配置連接，但是不限于此種連接方式，每類總線連接的I/o單元和伺服驅動單元數(shù)量可以根據(jù)實際應用需求進行靈活的配置。第二實施例:如附圖3所示的是本發(fā)明第二實施例提供的并行控制兩類工業(yè)以太網(wǎng)總線從站設備的數(shù)控裝置的模塊結構圖。第二實施例的數(shù)控裝置采用的是國際標準的EtherCAT (Real Time Ethernet Control Automation Technology)工業(yè)以太網(wǎng)總線和中國的NCUC-Bus工業(yè)以太網(wǎng)總線(NCUnion of China Field Bus，數(shù)控系統(tǒng)現(xiàn)場總線技術標準聯(lián)盟總線)，本發(fā)明可以使用這兩類工業(yè)以太網(wǎng)總線，但是不局限于此，也可以是其他各類工業(yè)以太網(wǎng)總線。第二實施例的數(shù)控裝置包括人機交互單元、主控單元兩大主要部分:其中人機交互單元包括通信及數(shù)據(jù)交換接口(USB、RS232、Internet、CF卡接口等)、LCD顯示屏、操作面板等，人機交互單元主要用于對數(shù)控系統(tǒng)進行參數(shù)設置、設備配置、數(shù)控加工編程、手動操作、存儲及更新數(shù)據(jù)、聯(lián)網(wǎng)控制等；主控單元是整個數(shù)控裝置的核心部分，主控單元采用“嵌入式x86微處理器+ FPGA (現(xiàn)場可編程門陣列)”的基本結構，主要包括嵌入式x86微處理器、FPGA (現(xiàn)場可編程門陣列)、兩個網(wǎng)絡芯片(第一網(wǎng)絡芯片、第二網(wǎng)絡芯片)、兩個網(wǎng)絡接口(第一網(wǎng)絡接口、第二網(wǎng)絡接口)等，本發(fā)明所使用的CPU可以是嵌入式x86微處理器，但不局限于此，也可以是其他各種處理器；本發(fā)明第二實施例所設計的數(shù)控裝置硬件還包括其他各種輔助元件，如電源管理芯片、電阻、電容、電感等，在此不做詳細說明。嵌入式x86微處理器中運行操作系統(tǒng)、數(shù)控系統(tǒng)應用軟件、兩類工業(yè)以太網(wǎng)總線協(xié)議集成驅動軟件等，嵌入式x86微處理器通過PCI總線與FPGA進行數(shù)據(jù)交換(本發(fā)明此處所用的系統(tǒng)總線可以是PCI總線，但不局限于此，也可以是其他各類系統(tǒng)總線)，嵌入式x86微處理器利用兩類工業(yè)以太網(wǎng)總線協(xié)議集成驅動軟件給兩類總線主站數(shù)據(jù)分配FPGA中不同的雙端口數(shù)據(jù)存儲器(第一雙端口數(shù)據(jù)存儲器和第二雙端口數(shù)據(jù)存儲器)地址空間，嵌入式x86微處理器只需要從第一雙端口數(shù)據(jù)存儲器和第二雙端口數(shù)據(jù)存儲器讀取或向其寫入數(shù)控系統(tǒng)應用軟件所需的各種應用數(shù)據(jù)，而不需要處理兩類工業(yè)以太網(wǎng)總線協(xié)議。在第二實施例數(shù)控裝置的FPGA內(nèi)部需使用硬件描述語言實現(xiàn)五個功能模塊，分別是:PCI總線接口模塊、兩個雙端口數(shù)據(jù)存儲器(第一雙端口數(shù)據(jù)存儲器和第二雙端口數(shù)據(jù)存儲器)、中斷信號處理模塊、NCUC-Bus總線主站功能模塊、EtherCAT總線主站功能模塊；其中PCI總線接口模塊用于嵌入式x86微處理器與FPGA之間的數(shù)據(jù)交換；第一雙端口數(shù)據(jù)存儲器和第二雙端口數(shù)據(jù)存儲器分別用于存放NCUC-Bus工業(yè)以太網(wǎng)總線和EtherCAT工業(yè)以太網(wǎng)總線需要收、發(fā)的應用數(shù)據(jù)，也是嵌入式x86微處理器與NCUC-Bus總線主站功能模塊、EtherCAT總線主站功能模塊進行數(shù)據(jù)交換的內(nèi)存空間，其中NCUC-Bus總線主站功能模塊使用第一雙端口數(shù)據(jù)存儲器，EtherCAT總線主站功能模塊使用第二雙端口數(shù)據(jù)存儲器，通過這種分享內(nèi)存的方式，保證兩類工業(yè)以太網(wǎng)總線數(shù)據(jù)互不干擾，能夠兼容并存；中斷信號處理模塊負責處理NCUC-Bus總線主站功能模塊和EtherCAT總線主站功能模塊發(fā)出的中斷申請信號，對這兩個中斷申請信號進行邏輯“與”運算后，處理成共用的唯一中斷申請信號，并將其發(fā)送給嵌入式x86微處理器，另外，當中斷信號處理模塊收到嵌入式x86微處理器下發(fā)的中斷清除命令時，立即清除上述所有的中斷申請信號，通過這種共享中斷的方式，實現(xiàn)了兩類工業(yè)以太網(wǎng)總線數(shù)據(jù)傳輸?shù)耐叫裕籒CUC-Bus總線主站功能模塊用于處理NCUC-Bus工業(yè)以太網(wǎng)總線協(xié)議，實現(xiàn)NCUC-Bus工業(yè)以太網(wǎng)總線主站功能，包括數(shù)據(jù)封裝、解包、重發(fā)、糾錯、狀態(tài)機切換等，通過第一網(wǎng)絡芯片及第一網(wǎng)絡接口與NCUC-Bus工業(yè)以太網(wǎng)總線從站進行數(shù)據(jù)交換；EtherCAT總線主站功能模塊用于處理EtherCAT工業(yè)以太網(wǎng)總線協(xié)議，實現(xiàn)EtherCAT工業(yè)以太網(wǎng)總線主站功能，包括數(shù)據(jù)封裝、解包、重發(fā)、糾錯、狀態(tài)機切換等，通過第二網(wǎng)絡芯片及第二網(wǎng)絡接口與EtherCAT工業(yè)以太網(wǎng)總線從站進行數(shù)據(jù)交換。為了保證兩類工業(yè)以太網(wǎng)總線主站功能執(zhí)行的同步性，第二實施例的數(shù)控裝置在NCUC-Bus總線主站功能模塊和EtherCAT總線主站功能模塊中通過對總線控制參數(shù)的設置，將兩類工業(yè)以太網(wǎng)總線的控制周期設定為相同時長，都設定為1ms。第二實施例設計的數(shù)控裝置各部件及模塊在數(shù)據(jù)處理過程中的詳細功能如下:在兩類工業(yè)以太網(wǎng)總線的一個控制周期內(nèi)，從人機交互單元傳到主控單元的數(shù)控加工程序數(shù)據(jù)、控制指令、系統(tǒng)參數(shù)等信息，經(jīng)過嵌入式x86微處理器進行譯碼解釋、插補運算、邏輯運算等各種運算處理后，由嵌入式x86微處理器通過PCI總線接口(本發(fā)明此處所用的系統(tǒng)總線可以是PCI總線，但不局限于此，也可以是其他各種系統(tǒng)總線)分別寫入到FPGA中的第一雙端口數(shù)據(jù)存儲器和第二雙端口數(shù)據(jù)存儲器中；NCUC-Bus總線主站功能模塊從第一雙端口數(shù)據(jù)存儲器中讀取數(shù)據(jù)，并按照NCUC-Bus工業(yè)以太網(wǎng)總線協(xié)議標準對數(shù)據(jù)進行封裝處理，然后經(jīng)過第一網(wǎng)絡芯片及第一網(wǎng)絡接口的數(shù)據(jù)發(fā)送通道發(fā)送給NCUC-Bus工業(yè)以太網(wǎng)總線的各個從站(從站包括主軸伺服、進給伺服、I/O單元等)，NCUC-Bus工業(yè)以太網(wǎng)總線各個從站處理完相關數(shù)據(jù)后，將需要反饋給數(shù)控裝置的數(shù)據(jù)(包括各個軸的位置、速度、電流、開關量等信息)通過第一網(wǎng)絡接口的數(shù)據(jù)接收通道上傳，上傳數(shù)據(jù)經(jīng)過第一網(wǎng)絡芯片反饋到NCUC-Bus總線主站功能模塊，NCUC-Bus總線主站功能模塊對反饋的總線數(shù)據(jù)進行解包處理，并將解包后的數(shù)據(jù)寫入到FPGA中的第一雙端口數(shù)據(jù)存儲器中，數(shù)據(jù)寫入完成后，NCUC-Bus總線主站功能模塊向中斷信號處理模塊寫入中斷申請信號；EtherCAT總線主站功能模塊從第二雙端口數(shù)據(jù)存儲器中讀取數(shù)據(jù)，并按照EtherCAT工業(yè)以太網(wǎng)總線協(xié)議標準對數(shù)據(jù)進行封裝處理，然后經(jīng)過第二網(wǎng)絡芯片及第二網(wǎng)絡接口的數(shù)據(jù)發(fā)送通道發(fā)送給EtherCAT工業(yè)以太網(wǎng)總線的各個從站(從站包括主軸伺服、進給伺服、I/O單元等)，EtherCAT工業(yè)以太網(wǎng)總線各個從站處理完相關數(shù)據(jù)后，將需要反饋給數(shù)控裝置的數(shù)據(jù)(包括各個軸的位置、速度、電流、開關量等信息)通過第二網(wǎng)絡接口的數(shù)據(jù)接收通道上傳，上傳數(shù)據(jù)經(jīng)過第二網(wǎng)絡芯片反饋到EtherCAT總線主站功能模塊，EtherCAT總線主站功能模塊對反饋的總線數(shù)據(jù)進行解包處理，并將解包后的數(shù)據(jù)寫入到FPGA中的第二雙端口數(shù)據(jù)存儲器中，數(shù)據(jù)寫入完成后，EtherCAT總線主站功能模塊也向FPGA中的中斷信號處理模塊寫入中斷申請信號；FPGA中的中斷信號處理模塊對兩個中斷申請信號進行邏輯“與”運算處理，將兩個中斷申請信號處理成共用的唯一中斷申請信號，并將此信號發(fā)送給嵌入式x86微處理器；嵌入式x86微處理器收到中斷申請信號后，首先向FPGA中寫入中斷清除命令以清除中斷申請信號，然后分別從FPGA中的第一雙端口數(shù)據(jù)存儲器和第二雙端口數(shù)據(jù)存儲器中讀取兩類工業(yè)以太網(wǎng)總線上傳的數(shù)據(jù)，并調(diào)用數(shù)控系統(tǒng)應用軟件對數(shù)據(jù)進行相關的運算處理，嵌入式x86微處理器處理完數(shù)據(jù)后，將需要下發(fā)的數(shù)據(jù)通過PCI總線接口再次分別寫入到FPGA中的第一雙端口數(shù)據(jù)存儲器和第二雙端口數(shù)據(jù)存儲器中，同時將處理結果在LCD顯示屏的人機界面上顯示，完成一個周期的數(shù)據(jù)交換。附圖3所示的第二實施例中，兩類總線從站設備可以按附圖3所示的方式配置連接，但是不限于此種連接方式，每類總線連接的I/o單元和伺服驅動單元數(shù)量可以根據(jù)實際應用需求進行靈活的配置。本領域的技術人員容易理解，以上所述僅為本發(fā)明的較佳實施例而已，并不用以限制本發(fā)明，凡在本發(fā)明的精神和原則之內(nèi)所作的任何修改、等同替換和改進等，均應包含在本發(fā)明的保護范圍之內(nèi)。
權利要求
1.一種并行控制兩類工業(yè)以太網(wǎng)總線從站設備的數(shù)控裝置，包括人機交互單元和主控單元，其特征在于，所述主控單元包括CPU，系統(tǒng)總線接口模塊，第一雙端口數(shù)據(jù)存儲器，第二雙端口數(shù)據(jù)存儲器，中斷信號處理模塊，依次連接的第一工業(yè)以太網(wǎng)總線主站功能模塊、第一網(wǎng)絡芯片和第一網(wǎng)絡接口，以及依次連接的第二工業(yè)以太網(wǎng)總線主站功能模塊、第二網(wǎng)絡芯片和第二網(wǎng)絡接口； (PU對人機交互單元輸入的數(shù)控加工數(shù)據(jù)、控制指令和系統(tǒng)參數(shù)進行運算處理后經(jīng)所述系統(tǒng)總線接口模塊分別寫入所述第一雙端口數(shù)據(jù)存儲器和第二雙端口數(shù)據(jù)存儲器中； 所述第一工業(yè)以太網(wǎng)總線主站功能模塊從所述第一雙端口數(shù)據(jù)存儲器中讀取數(shù)據(jù)并按照第一類工業(yè)以太網(wǎng)總線協(xié)議標準對數(shù)據(jù)進行封裝處理，然后經(jīng)第一網(wǎng)絡芯片和第一網(wǎng)絡接口發(fā)送至第一類工業(yè)以太網(wǎng)總線的從站，并經(jīng)從站處理后將需要反饋給數(shù)控裝置的各個軸的位置、速度、電流和開關量數(shù)據(jù)通過所述第一網(wǎng)絡接口上傳，上傳數(shù)據(jù)經(jīng)所述第一網(wǎng)絡芯片反饋至第一工業(yè)以太網(wǎng)總線主站功能模塊,第一工業(yè)以太網(wǎng)總線主站功能模塊對反饋的總線數(shù)據(jù)進行解包處理，解包后的數(shù)據(jù)被寫入至第一雙端口數(shù)據(jù)存儲器中，數(shù)據(jù)寫入完成后，所述第一工業(yè)以太網(wǎng)總線主站功能模塊向所述中斷信號處理模塊寫入第一中斷申請?zhí)枺? 所述第二工業(yè)以太網(wǎng)總線主站功能模塊從所述第二雙端口數(shù)據(jù)存儲器中讀取數(shù)據(jù)并按照第二類工業(yè)以太網(wǎng)總線協(xié)議標準對數(shù)據(jù)進行封裝處理，然后經(jīng)第二網(wǎng)絡芯片和第二網(wǎng)絡接口的發(fā)送至第二類工業(yè)以太網(wǎng)總線的從站，經(jīng)從站處理后將需要反饋給數(shù)控裝置的各個軸的位置、速度、電流和開關量數(shù)據(jù)通過所述第二網(wǎng)絡接口上傳，上傳數(shù)據(jù)經(jīng)所述第二網(wǎng)絡芯片反饋至所述第二工業(yè)以太網(wǎng)總線主站功能模塊，所述第二工業(yè)以太網(wǎng)總線主站功能模塊對反饋的總線數(shù)據(jù)進行解包處理，解包后的數(shù)據(jù)寫入至所述第二雙端口數(shù)據(jù)存儲器中，數(shù)據(jù)寫入完成后，第二工業(yè)以太網(wǎng)總線主站功能模塊向所述中斷信號處理模塊寫入第二中斷申請?zhí)枺? 所述中斷信號處理模塊對所述第一中斷申請信號和所述第二中斷申請信號進行邏輯與運算，得到一個共用的第三中斷申請信號并將所述第三中斷申請信號發(fā)送至CPU ； (PU收到所述第三中斷申請信號后向所述中斷信號處理模塊中寫入中斷信號清除命令以清除所有中斷信號，并分別從所述第一雙端口數(shù)據(jù)存儲器和所述第二雙端口數(shù)據(jù)存儲器中讀取第一類工業(yè)以太網(wǎng)總線和第二類工業(yè)以太網(wǎng)總線上傳的數(shù)據(jù)，CPU對數(shù)據(jù)進行處理后將需要下發(fā)的數(shù)據(jù)通過系統(tǒng)總線接口模塊分別寫入第一雙端口數(shù)據(jù)存儲器和第二雙端口數(shù)據(jù)存儲器中，同時將處理結果輸出到IXD顯示屏上顯示。
2.按權利要求1所述的數(shù)控裝置，其特征在于，所述系統(tǒng)總線接口模塊、所述第一雙端口數(shù)據(jù)存儲器、所述第二雙端口數(shù)據(jù)存儲器和所述中斷信號處理模塊設置于FPGA中。
3.按權利要求1所述的數(shù)控裝置，其特征在于，通過設置第一工業(yè)以太網(wǎng)總線主站功能模塊和第二工業(yè)以太網(wǎng)主站功能模塊中的總線控制參數(shù)使得第一類工業(yè)以太網(wǎng)總線的控制周期與第二類工業(yè)以太網(wǎng)總線的控制周期的時長相同。
4.按權利要求1所述的數(shù)控裝置，其特征在于，所述第一工業(yè)以太網(wǎng)總線主站功能模塊和所述第二工業(yè)以太網(wǎng)主站功能模塊設置于FPGA中。
5.按權利要求4所述的數(shù)控裝置，其特征在于，所述CPU通過系統(tǒng)總線與FPGA連接。
6.按權利要求1所述的數(shù)控裝置，其特征在于，所述第一工業(yè)以太網(wǎng)總線主站功能模塊為第一 ARM微處理器或FPGA或嵌入式x86微處理器或DSP或單片機。
7.按權利要求6所述的數(shù)控裝置，其特征在于，所述第二工業(yè)以太網(wǎng)主站功能模塊為第二 ARM處理器或FPGA或嵌入式x8 6微處理器或DSP或單片機。
全文摘要
本發(fā)明公開了一種并行控制兩類工業(yè)以太網(wǎng)總線從站設備的數(shù)控裝置；該數(shù)控裝置包括人機交互單元和主控單元；人機交互單元由通信及數(shù)據(jù)交換接口、LCD顯示屏、操作面板等組成；主控單元采用CPU＋FPGA的結構，二者通過系統(tǒng)總線接口模塊進行數(shù)據(jù)交換，第一工業(yè)以太網(wǎng)總線主站功能模塊、第一雙端口數(shù)據(jù)存儲器、第一網(wǎng)絡芯片和第一網(wǎng)絡接口等用于第一類工業(yè)以太網(wǎng)總線協(xié)議的處理及數(shù)據(jù)傳輸，第二工業(yè)以太網(wǎng)總線主站功能模塊、第二雙端口數(shù)據(jù)存儲器、第二網(wǎng)絡芯片和第二網(wǎng)絡接口等用于第二類工業(yè)以太網(wǎng)總線協(xié)議的處理及數(shù)據(jù)傳輸，中斷信號處理模塊對兩類總線主站功能模塊發(fā)送給CPU的中斷申請信號進行邏輯控制，實現(xiàn)兩類總線控制過程的同步。
文檔編號H04L12/40GK103095537SQ20121058468
公開日2013年5月8日 申請日期2012年12月28日 優(yōu)先權日2012年12月28日
發(fā)明者朱志紅, 田茂勝, 周會成, 凌文峰, 周星, 王祎, 陳天航, 蔡飛, 向磊 申請人:武漢華中數(shù)控股份有限公司, 華中科技大學