專利名稱：一種利用反向時(shí)鐘同步組網(wǎng)的光端機(jī)芯片結(jié)構(gòu)的制作方法
技術(shù)領(lǐng)域：
本實(shí)用新型涉及光端機(jī)的結(jié)構(gòu)技術(shù)領(lǐng)域，具體為一種利用反向時(shí)鐘同步組網(wǎng)的光端機(jī)芯片結(jié)構(gòu)。
背景技術(shù)：
數(shù)字視頻光端機(jī)由于其傳送數(shù)據(jù)量大，無傳送損耗和延遲的特點(diǎn)，近年來在安防監(jiān)控領(lǐng)域獲得了廣泛的應(yīng)用。另一方面，集成電路技術(shù)隨著工藝的進(jìn)步，近年來取得了較快的發(fā)展。以深亞微米CMOS工藝為基礎(chǔ)，目前集成電路芯片技術(shù)已經(jīng)可以將視頻光端機(jī)的主要功能集成，以該集成芯片為基礎(chǔ)的數(shù)字視頻光端機(jī)在功耗、體積方面均較傳統(tǒng)產(chǎn)品有較大優(yōu)勢。 現(xiàn)有的數(shù)字光端機(jī)芯片組結(jié)構(gòu)見圖1，為了簡化繪圖和說明，這里畫出的為單路數(shù)字視頻光端機(jī)，實(shí)際應(yīng)用中會(huì)出現(xiàn)2 16路的情況，但基本原理一致，其包括發(fā)送端芯片、接收端芯片，發(fā)送端芯片通過光纖連接接收端芯片，發(fā)送端芯片包括模數(shù)轉(zhuǎn)換器、CPLD/或FPGA、串并轉(zhuǎn)換器、發(fā)送光纖模塊、本地時(shí)鐘，發(fā)送端的數(shù)據(jù)輸入經(jīng)過模數(shù)轉(zhuǎn)換器、CPLD/或FPGA、串并轉(zhuǎn)換器之后傳入發(fā)送光纖模塊，發(fā)送端的接模數(shù)轉(zhuǎn)換器、CPLD/或FPGA、串并轉(zhuǎn)換器的時(shí)鐘輸入端分別連接本地時(shí)鐘，數(shù)據(jù)最終通過發(fā)送光纖模塊經(jīng)由光纖傳送至接收端芯片的光纖模塊，接收端芯片的本地時(shí)鐘保持與發(fā)送端芯片的本地時(shí)鐘的頻率一致，從而接收電路依靠與發(fā)送時(shí)鐘相同的時(shí)鐘頻率，同步數(shù)據(jù)接收,并完成數(shù)據(jù)的恢復(fù)與處理,接收端芯片具體包括光纖模塊、串并轉(zhuǎn)換器、CPLD/或FPGA、數(shù)模轉(zhuǎn)換器、本地時(shí)鐘，接收端芯片的光纖模塊接受數(shù)據(jù)后依次傳向串并轉(zhuǎn)換器、CPLD/或FPGA、數(shù)模轉(zhuǎn)換器，數(shù)模轉(zhuǎn)換器通向接收端的數(shù)據(jù)輸入，接收端芯片的本地時(shí)鐘分別連接串并轉(zhuǎn)換器、CPLD/或FPGA、數(shù)模轉(zhuǎn)換器的時(shí)鐘輸入接口。上述芯片組結(jié)構(gòu)在處理單一的點(diǎn)對點(diǎn)的傳送時(shí)，由于雙方的本地時(shí)鐘頻率可以基本保持一致，在一定誤碼率的情況下，基本保證數(shù)據(jù)發(fā)送與接收端的同步，但是伴隨著數(shù)字視頻光端機(jī)在安防監(jiān)控中的廣泛應(yīng)用，現(xiàn)在通常情況下是多個(gè)發(fā)送端對應(yīng)一個(gè)接收端，一對數(shù)字視頻光端機(jī)必須占用一條光纖，其數(shù)據(jù)通信量遠(yuǎn)小于光纖容量，單根光纖的通信量被大大縮小，當(dāng)多個(gè)發(fā)送端同時(shí)對應(yīng)一個(gè)接收端時(shí)，需要從每個(gè)發(fā)送端單獨(dú)引一根光纖通向接收端，而現(xiàn)有線路光纖數(shù)量無法滿足大量數(shù)字視頻光端機(jī)對光纖的需求。隨著數(shù)字視頻光端機(jī)在安防監(jiān)控中的廣泛應(yīng)用，傳統(tǒng)視頻光端機(jī)架構(gòu)下的點(diǎn)對點(diǎn)傳輸日益暴露出其光纖資源利用率不高的缺點(diǎn)—方面，一對數(shù)字視頻光端機(jī)占用一條光纖，其數(shù)據(jù)通信量遠(yuǎn)小于光纖最大容量。正常一路標(biāo)準(zhǔn)清晰度視頻信號(hào)碼率不到150Mbps，而常用光纖容量在Gbps量級(jí)，是其十倍以上；另一方面，工程應(yīng)用中經(jīng)常遇到光纖架設(shè)成本高，或由于各種限制無法進(jìn)行施工(如不可能讓鐵路中止運(yùn)營進(jìn)行施工)，只能租用現(xiàn)有線路，而現(xiàn)有線路光纖數(shù)量無法滿足大量數(shù)字視頻光端機(jī)對光纖的需求。[0009]工程商被迫尋求解決方案，如圖2所示即為常見的“多對單”方案，即多個(gè)發(fā)送端共享一根光纖到單一接收端。從而有效利用光纖資源，減少架設(shè)光纜的需求。以上將多個(gè)發(fā)送端數(shù)據(jù)匯集到一根光纖上的過程就叫做“匯聚”。為了達(dá)到上述目的，就必須改變傳統(tǒng)點(diǎn)對點(diǎn)的傳輸方式，目前一般會(huì)采用以下兩種方法完成匯聚功能I)使用波分復(fù)用技術(shù)，利用復(fù)雜且昂貴的波分復(fù)用器件，在單一光纜上實(shí)現(xiàn)多路數(shù)據(jù)的匯聚和傳送。實(shí)際上是在光學(xué)層面上實(shí)現(xiàn)信號(hào)匯聚；2)采用各種電路方案實(shí)現(xiàn)光端機(jī)信號(hào)的匯聚，即在電信號(hào)范疇內(nèi)完成信號(hào)匯聚。這種方法又可細(xì)分為數(shù)字和模擬解決方法a)模擬方法通過將信號(hào)轉(zhuǎn)換成模擬量，然后再轉(zhuǎn)換為數(shù)字量，并實(shí)現(xiàn)信號(hào)匯聚。這種方法的缺點(diǎn)是信號(hào)在轉(zhuǎn)換中有較大損耗，并且需要額外的數(shù)模/模數(shù)轉(zhuǎn)換器件，增加了 成本；b)對比于模擬匯聚，數(shù)字匯聚的可以達(dá)到信號(hào)的零損耗，額外增加的數(shù)字電路成本很低，基本可以忽略不計(jì)。但目前數(shù)字匯聚實(shí)現(xiàn)的主要障礙是不同信號(hào)來源的同步以圖2為例，雖然四個(gè)發(fā)送端使用的晶振標(biāo)稱一致，但由于均為各自的本地時(shí)鐘和分離器件，時(shí)鐘頻率存在差異。數(shù)字匯聚過程中發(fā)生丟碼和誤碼現(xiàn)象，從而影響傳送信號(hào)的完整性。這種情況造成現(xiàn)有方案下發(fā)送端數(shù)據(jù)匯聚時(shí)難以進(jìn)行數(shù)字采樣，所以以目前架構(gòu)在數(shù)字域內(nèi)匯聚各個(gè)發(fā)送端的數(shù)據(jù)尚有困難。
發(fā)明內(nèi)容針對上述問題，本實(shí)用新型提供了一種利用反向時(shí)鐘同步組網(wǎng)的光端機(jī)芯片結(jié)構(gòu)，其可以在多個(gè)芯片間進(jìn)行時(shí)鐘同步，從而能夠?qū)崿F(xiàn)多芯片間數(shù)據(jù)的匯聚，確保數(shù)字匯聚的數(shù)字采樣，使得傳送信號(hào)完整。一種利用反向時(shí)鐘同步組網(wǎng)的光端機(jī)芯片結(jié)構(gòu)，其技術(shù)方案是這樣的其包括數(shù)模轉(zhuǎn)換器、模數(shù)轉(zhuǎn)換器、數(shù)字邏輯模塊、串并轉(zhuǎn)換器、時(shí)鐘信號(hào)模塊，其特征在于其還包括時(shí)鐘恢復(fù)電路、本地/遠(yuǎn)端時(shí)鐘選擇開關(guān)、并串轉(zhuǎn)換器，所述數(shù)模轉(zhuǎn)換器的輸出端外接模擬視頻輸出，模擬視頻輸入連接所述模數(shù)轉(zhuǎn)換器的輸入端，所述模數(shù)轉(zhuǎn)換器的輸出端連接所述數(shù)字邏輯模塊的輸入端，所述數(shù)字邏輯模塊輸出端連接所述并串轉(zhuǎn)換器的輸入端，所述并串轉(zhuǎn)換器的輸出端通過數(shù)據(jù)線外接光纖模塊，外部所述光纖模塊通過數(shù)據(jù)線連接所述串并轉(zhuǎn)換器的輸入端，所述串并轉(zhuǎn)換器的輸出端連接所述數(shù)字邏輯模塊的另一輸入端，所述數(shù)字邏輯模塊的另一輸出端連接所述數(shù)模轉(zhuǎn)換器的輸入端，所述時(shí)鐘信號(hào)模塊連接有所述本地/遠(yuǎn)端時(shí)鐘選擇開關(guān)，所述本地/遠(yuǎn)端時(shí)鐘選擇開關(guān)的兩個(gè)選擇端為芯片內(nèi)部的所述時(shí)鐘恢復(fù)電路、外部的本地時(shí)鐘，所述光纖模塊的時(shí)鐘信號(hào)數(shù)據(jù)通過數(shù)據(jù)線連接所述時(shí)鐘恢復(fù)模塊。其進(jìn)一步特征在于所述數(shù)字邏輯模塊具體為CPLD/或FPGA。采用上述結(jié)構(gòu)后，光端機(jī)芯片結(jié)構(gòu)同時(shí)具備數(shù)據(jù)發(fā)送與接收功能，保證光端機(jī)發(fā)送端與接受端使用同一顆芯片，簡化光端機(jī)系統(tǒng)設(shè)計(jì)；與傳統(tǒng)光端機(jī)架構(gòu)相比這樣的變化保證在保持光端機(jī)系統(tǒng)發(fā)送端與接收端分別使用本地時(shí)鐘的傳統(tǒng)工作方式以外，本技術(shù)方案也可以在接收端接入本地時(shí)鐘信號(hào)，并通過光纖發(fā)送到遠(yuǎn)端的光端機(jī)發(fā)送端，在發(fā)送端通過時(shí)鐘恢復(fù)電路將時(shí)鐘恢復(fù)出來供芯片中的數(shù)據(jù)采集、后續(xù)的數(shù)字處理及發(fā)送電路使用，從而達(dá)到了數(shù)字視頻光端機(jī)網(wǎng)絡(luò)中接收、發(fā)送端、以及潛在的多個(gè)發(fā)送端、共同使用同一時(shí)鐘采樣及傳送數(shù)據(jù)的目的。其實(shí)際使用中，可以通過芯片管腳輸入高/低電平或I2C總線控制位的方式來選擇使用本地時(shí)鐘或內(nèi)部的時(shí)鐘恢復(fù)電路恢復(fù)遠(yuǎn)端時(shí)鐘，從而能夠分別以傳統(tǒng)或本技術(shù)方案描述的方式工作，以滿足不同客戶的需求；綜上，該芯片結(jié)構(gòu)可以在多個(gè)芯片間通過時(shí)鐘恢復(fù)電路進(jìn)行時(shí)鐘同步，從而能夠?qū)崿F(xiàn)多芯片間數(shù)據(jù)的匯聚，確保數(shù)字匯聚的數(shù)字采樣，使得傳送信號(hào)完整。

圖I為現(xiàn)有的數(shù)字光端機(jī)芯片組結(jié)構(gòu)示意框圖；圖2為四個(gè)發(fā)送端對應(yīng)一個(gè)接收端的組網(wǎng)結(jié)構(gòu)示意圖；圖3為本實(shí)用新型的結(jié)構(gòu)示意框圖；圖4為本實(shí)用新型具體應(yīng)用的具體實(shí)施例一的結(jié)構(gòu)框圖；圖5為本實(shí)用新型具體應(yīng)用的具體實(shí)施例二的結(jié)構(gòu)框圖；圖6為本實(shí)用新型具體應(yīng)用的具體實(shí)施例三的結(jié)構(gòu)框圖。
具體實(shí)施方式
一種利用反向時(shí)鐘同步組網(wǎng)的光端機(jī)芯片結(jié)構(gòu)，見圖3 :其包括數(shù)模轉(zhuǎn)換器、模數(shù)轉(zhuǎn)換器、數(shù)字邏輯模塊、串并轉(zhuǎn)換器、時(shí)鐘信號(hào)模塊，其還包括時(shí)鐘恢復(fù)電路、本地/遠(yuǎn)端時(shí)鐘選擇開關(guān)、并串轉(zhuǎn)換器，數(shù)模轉(zhuǎn)換器的輸出端外接模擬視頻輸出，模擬視頻輸入連接模數(shù)轉(zhuǎn)換器的輸入端，模數(shù)轉(zhuǎn)換器的輸出端連接數(shù)字邏輯模塊的輸入端，數(shù)字邏輯模塊輸出端連接并串轉(zhuǎn)換器的輸入端，并串轉(zhuǎn)換器的輸出端通過數(shù)據(jù)線外接光纖模塊，外部光纖模塊通過數(shù)據(jù)線連接串并轉(zhuǎn)換器的輸入端，串并轉(zhuǎn)換器的輸出端連接數(shù)字邏輯模塊的另一輸入端，數(shù)字邏輯模塊的另一輸出端連接數(shù)模轉(zhuǎn)換器的輸入端，時(shí)鐘信號(hào)模塊連接有本地/遠(yuǎn)端時(shí)鐘選擇開關(guān)，本地/遠(yuǎn)端時(shí)鐘選擇開關(guān)的兩個(gè)選擇端為芯片內(nèi)部的時(shí)鐘恢復(fù)電路、夕卜部的本地時(shí)鐘，光纖模塊的時(shí)鐘信號(hào)數(shù)據(jù)通過數(shù)據(jù)線連接時(shí)鐘恢復(fù)模塊。數(shù)字邏輯模塊具體為 CPLD/ 或 FPGA。具體應(yīng)用實(shí)施例一見圖4，四個(gè)發(fā)送端對應(yīng)一個(gè)接收端匯聚端單獨(dú)布置，四個(gè)發(fā)送端的數(shù)據(jù)通過短途光纖傳送至匯聚端，匯聚端通過單路光纖連接接收端，其中四個(gè)發(fā)送端、一個(gè)匯聚端均采用本實(shí)用新型的芯片結(jié)構(gòu)，四個(gè)發(fā)送端的時(shí)鐘信號(hào)模塊的本地/遠(yuǎn)端時(shí)鐘選擇開關(guān)連接其對應(yīng)的外部的本地時(shí)鐘，一個(gè)匯聚端的時(shí)鐘信號(hào)模塊的本地/遠(yuǎn)端時(shí)鐘選擇開關(guān)連接其芯片內(nèi)部的時(shí)鐘恢復(fù)電路。具體應(yīng)用實(shí)施例二見圖5，四個(gè)發(fā)送端對應(yīng)一個(gè)接收端匯聚端集成于其中一個(gè)發(fā)送端，四個(gè)發(fā)送端均采用本實(shí)用新型的芯片結(jié)構(gòu)，其中三個(gè)不集成匯聚端的發(fā)送端分別連接集成匯聚端的發(fā)送端，兼有匯聚端功能的發(fā)送端通過單路光纖連接至接收端，三個(gè)不集成匯聚端的發(fā)送端的時(shí)鐘信號(hào)模塊的本地/遠(yuǎn)端時(shí)鐘選擇開關(guān)連接其對應(yīng)的外部的本地時(shí)鐘，集成匯聚端的發(fā)送端當(dāng)作為匯聚端存在時(shí)其時(shí)鐘信號(hào)模塊的本地/遠(yuǎn)端時(shí)鐘選擇開關(guān)連接其芯片內(nèi)部的時(shí)鐘恢復(fù)電路；集成匯聚端的發(fā)送端當(dāng)作為發(fā)送端存在時(shí)其時(shí)鐘信號(hào)模塊的本地/遠(yuǎn)端時(shí)鐘選擇開關(guān)連接其對應(yīng)的外部的本地時(shí)鐘。具體應(yīng)用實(shí)施例三見圖6，三個(gè)發(fā)送端對應(yīng)一個(gè)接收端三個(gè)發(fā)送端的輸出端各自通過單路光纖串聯(lián)至下一個(gè)發(fā)送端的輸入端，第三個(gè)發(fā)送端的輸出端通過單路光纖連接接收端，第一個(gè)發(fā)送端的時(shí)鐘信號(hào)模塊的本地/遠(yuǎn)端時(shí)鐘選擇開關(guān)連接其對應(yīng)的外部的本地時(shí)鐘，第二個(gè)、第三個(gè)發(fā)送端均兼做有匯聚端的功能，故當(dāng)作為匯聚端存在時(shí)其時(shí)鐘信號(hào)模塊的本地/遠(yuǎn)端時(shí)鐘選擇開關(guān)連接其芯片內(nèi)部的時(shí)鐘恢復(fù)電路，當(dāng)作為發(fā)送端存在時(shí)其時(shí)鐘信號(hào)模塊的本地/遠(yuǎn)端時(shí)鐘選擇開關(guān)連接其對應(yīng)的外部的本地時(shí)鐘。以上三個(gè)具體應(yīng)用實(shí)施例均只需通過單路光纖組網(wǎng)，且工程量小，三個(gè)具體應(yīng)用實(shí)施例中的接收端采用本實(shí)用新型的芯片結(jié)構(gòu)，且其時(shí)鐘信號(hào)模塊的本地/遠(yuǎn)端時(shí)鐘選擇開關(guān)連接其芯片內(nèi)部的時(shí)鐘恢復(fù)電路。 其中，CPLD/或FPGA的中文含義CPLD為復(fù)雜可編程邏輯器件；FPGA為現(xiàn)場可編程門陣列。
權(quán)利要求1.一種利用反向時(shí)鐘同步組網(wǎng)的光端機(jī)芯片結(jié)構(gòu)，其包括數(shù)模轉(zhuǎn)換器、模數(shù)轉(zhuǎn)換器、數(shù)字邏輯模塊、串并轉(zhuǎn)換器、時(shí)鐘信號(hào)模塊，其特征在于其還包括時(shí)鐘恢復(fù)電路、本地/遠(yuǎn)端時(shí)鐘選擇開關(guān)、并串轉(zhuǎn)換器，所述數(shù)模轉(zhuǎn)換器的輸出端外接模擬視頻輸出，模擬視頻輸入連接所述模數(shù)轉(zhuǎn)換器的輸入端，所述模數(shù)轉(zhuǎn)換器的輸出端連接所述數(shù)字邏輯模塊的輸入端，所述數(shù)字邏輯模塊輸出端連接所述并串轉(zhuǎn)換器的輸入端，所述并串轉(zhuǎn)換器的輸出端通過數(shù)據(jù)線外接光纖模塊，外部所述光纖模塊通過數(shù)據(jù)線連接所述串并轉(zhuǎn)換器的輸入端，所述串并轉(zhuǎn)換器的輸出端連接所述數(shù)字邏輯模塊的另一輸入端，所述數(shù)字邏輯模塊的另一輸出端連接所述數(shù)模轉(zhuǎn)換器的輸入端，所述時(shí)鐘信號(hào)模塊連接有所述本地/遠(yuǎn)端時(shí)鐘選擇開關(guān)，所述本地/遠(yuǎn)端時(shí)鐘選擇開關(guān)的兩個(gè)選擇端為芯片內(nèi)部的所述時(shí)鐘恢復(fù)電路、外部的本地時(shí)鐘，所述光纖模塊的時(shí)鐘信號(hào)數(shù)據(jù)通過數(shù)據(jù)線連接所述時(shí)鐘恢復(fù)模塊。
2.根據(jù)權(quán)利要求I所述的一種利用反向時(shí)鐘同步組網(wǎng)的光端機(jī)芯片結(jié)構(gòu)，其特征在于所述數(shù)字邏輯模塊具體為CPLD/或FPGA。
專利摘要本實(shí)用新型提供了一種利用反向時(shí)鐘同步組網(wǎng)的光端機(jī)芯片結(jié)構(gòu)，其可以在多個(gè)芯片間進(jìn)行時(shí)鐘同步，從而能夠?qū)崿F(xiàn)多芯片間數(shù)據(jù)的匯聚，確保數(shù)字匯聚的數(shù)字采樣，使得傳送信號(hào)完整。其包括數(shù)模轉(zhuǎn)換器、模數(shù)轉(zhuǎn)換器、數(shù)字邏輯模塊、串并轉(zhuǎn)換器、時(shí)鐘信號(hào)模塊，其特征在于其還包括時(shí)鐘恢復(fù)電路、本地/遠(yuǎn)端時(shí)鐘選擇開關(guān)、并串轉(zhuǎn)換器，所述數(shù)模轉(zhuǎn)換器的輸出端外接模擬視頻輸出，模擬視頻輸入連接所述模數(shù)轉(zhuǎn)換器的輸入端，所述模數(shù)轉(zhuǎn)換器的輸出端連接所述數(shù)字邏輯模塊的輸入端，所述數(shù)字邏輯模塊輸出端連接所述并串轉(zhuǎn)換器的輸入端，所述并串轉(zhuǎn)換器的輸出端通過數(shù)據(jù)線外接光纖模塊。
文檔編號(hào)H04N7/22GK202713522SQ20122027478
公開日2013年1月30日 申請日期2012年6月12日 優(yōu)先權(quán)日2012年6月12日
發(fā)明者黃海濱, 吳明遠(yuǎn), 鄭可為 申請人:無錫思泰迪半導(dǎo)體有限公司