專利名稱：一種圖像像元合并的電路的制作方法
技術(shù)領(lǐng)域：
—種圖像像元合并的電路技術(shù)領(lǐng)域[0001]本實(shí)用新型涉及一種圖像像元的處理方法，尤其涉及數(shù)字圖像像元合并的電路。
技術(shù)背景[0002]數(shù)碼影像和機(jī)器視覺領(lǐng)域主要采用的兩類光電傳感芯片，分別為C⑶芯片 (Charge Coupled Device)和 CMOS 芯片(Complementary Metal-Oxide-Semiconductor Transistor)。CXD芯片和CMOS芯片盡管在技術(shù)上有很大區(qū)別，但基本過程都按以下步驟[0003]1、光電轉(zhuǎn)換(將入射光信號轉(zhuǎn)換成電信號);[0004]2、電荷收集(以一定的形式收集并貯存代表入射光能量的電荷信號)；3、信號轉(zhuǎn)換與輸出(CCD以模擬信號的形式輸出圖像，CMOS可以直接輸出數(shù)字圖像信號)。[0006]合并(Binning)是一種圖像讀出方式,相鄰的像元中感應(yīng)的光電荷被加在一起， 以一個像素的方式讀出，合并(Binning)技術(shù)可以提高幀速和增加靈敏度。合并分為水平方向合并和垂直方向合并。當(dāng)水平和垂直方向同時采用合并時，圖像的縱橫比并不改變，當(dāng)采用2*2合并時，圖像的分辨率將降低50%，但靈敏度提高了 4倍(如圖3)。[0007]然而，有些C⑶芯片并不具備片內(nèi)合并(Binning)功能；同時，CMOS芯片的內(nèi)部結(jié)構(gòu)和工作原理決定其不可能具備片內(nèi)合并(Binning)功能。在弱目標(biāo)探測、光譜成像和高速攝影等領(lǐng)域，CCD芯片片內(nèi)合并(Binning)功能具有難以替代的作用，故某些不具備片內(nèi)合并(Binning)功能的CXD和CMOS在上述領(lǐng)域的應(yīng)用中受到限制。[0008]因此,迫切需要一種低功耗、低成本、高穩(wěn)定、易實(shí)現(xiàn)的片外像元合并(Binning) 的電路。發(fā)明內(nèi)容[0009]在弱目標(biāo)探測、光譜成像和高速攝影等領(lǐng)域，為了克服不具備片內(nèi)合并功能的CCD 和CMOS芯片的使用局限性，本實(shí)用新型提供一種圖像像元合并的電路，該電路為低功耗、 低成本、高穩(wěn)定、易實(shí)現(xiàn)的片外像元合并的電路。[0010]本實(shí)用新型的技術(shù)解決方案[0011 ] 一種圖像像元合并的電路，其特殊之處在于包括A/D轉(zhuǎn)換器、D觸發(fā)器，第一全加器、第二全加器、存儲器以及時序發(fā)生器，模擬圖像信號送入A/D轉(zhuǎn)換器的輸入端，所述A/D 轉(zhuǎn)換器的輸出端分別與D觸發(fā)器輸入端和第一全加器的輸入端B相連,所述D觸發(fā)器的輸出端與第一全加器的輸入端A相連，所述第一全加器的輸出端分別與存儲器的寫入數(shù)據(jù)端和第二全加器的輸入端A相連，所述存儲器的讀出數(shù)據(jù)端與第二全加器的輸入端B相連，所述時序發(fā)生器分別為A/D轉(zhuǎn)換器、D觸發(fā)器、第一全加器、第二全加器以及存儲器提供工作時序。[0012]本實(shí)用新型的所具有的優(yōu)點(diǎn)[0013]1、針對CMOS芯片和不具備片內(nèi)合并功能的C⑶芯片，本實(shí)用新型可以實(shí)現(xiàn)相同的合并效果，本實(shí)用新型在其外部實(shí)現(xiàn)以彌補(bǔ)其無片內(nèi)Binning功能。[0014]2、片外合并對象為數(shù)字圖像信號，原理簡單、易實(shí)現(xiàn)、速率高。[0015]3、片外合并結(jié)果為實(shí)時數(shù)字圖像信號，對后端相關(guān)設(shè)備無任何延時影響。[0016]4、相關(guān)各電路模塊可集成在一塊芯片上(如FPGA或CPLD等)。


[0017]圖1為本實(shí)用新型原理流程圖。[0018]圖2為本實(shí)用新型時序示意圖。[0019]圖3為源圖像經(jīng)過2*2合并處理后的效果示意圖。
具體實(shí)施方式
[0020]
以下結(jié)合附圖對本實(shí)用新型進(jìn)行詳細(xì)說明。[0021]一種圖像像元合并的電路，包括A/D轉(zhuǎn)換器10、D觸發(fā)器，第一全加器、第二全加器、存儲器以及時序發(fā)生器15，所述A/D轉(zhuǎn)換器的輸出端分別于D觸發(fā)器輸入端和第一全加器的輸入端B相連,D觸發(fā)器的輸出端與第一全加器的輸入端A相連,第一全加器的輸出端分別與存儲器的寫入數(shù)據(jù)端和第二全加器的輸入端A相連，存儲器的讀出數(shù)據(jù)端與第二全加器的輸入端B相連，所述時序發(fā)生器分別為A/D轉(zhuǎn)換器、D觸發(fā)器、第一全加器、第二全加器以及存儲器提供工作時序。各電路模塊均與時序發(fā)生器相連，由時序發(fā)生器統(tǒng)一控制。·[0022]本實(shí)用新型原理流程圖如圖1，具體說明如下[0023]對模擬圖像信號進(jìn)行A/D轉(zhuǎn)換處理(CMOS直接輸出數(shù)字圖像信號，不需A/D轉(zhuǎn)換處理)以得到源數(shù)字圖像信號(本實(shí)用新型假定源數(shù)字圖像數(shù)據(jù)位寬為8bit)。[0024]對第2i_l行(i=l、2、3.......)圖像數(shù)據(jù)進(jìn)行水平方向2 :1片外合并(Binning)處理(對線陣CCD或CMOS而言，任意行均可設(shè)定為奇行，相應(yīng)下一行為偶行，依次類推；對面陣CCD或CMOS而言,設(shè)定首行為第I行即奇行,相應(yīng)下一行為第2行即偶行,依次類推)，首先通過8bit D觸發(fā)器11鎖存第2j-l(=l、2、3、.......N)個像元，與隨后而來的第2j (j=l、2、3.......N)個像元通過Sbit第一全加器12做加法處理，此加第一全加器即實(shí)現(xiàn)了該行的第2j-l個和第2j個像元的水平方向2 1片外合并(Binning)，把加法得到的每個像元數(shù)據(jù)(8bit全加器(12)的輸出進(jìn)位作像元數(shù)據(jù)最高位)依次緩存至存儲器13中，此行2N個像元經(jīng)過水平方向2 1片外合并(Binning)后得到N個像元。[0025]對第2i行(i=l、2、3.......)圖像數(shù)據(jù)進(jìn)行水平方向2 1片外合并(Binning)處理，處理方法和過程與第21-l行完全一樣。不同點(diǎn)是對于第2i行圖像數(shù)據(jù)，加法得到的每個像元數(shù)據(jù)(Sbit)第一全加器12的輸出進(jìn)位作像元數(shù)據(jù)最高位)被依次輸出至9bit第二全加器14的輸入口 A。[0026]每有一個第2i行的經(jīng)過水平方向2 1片外合并(Binning)的像元數(shù)據(jù)到達(dá)9bit 第二全加器14的輸入口 A，時序發(fā)生器就會從存儲器中讀取第21-l行對應(yīng)的像元數(shù)據(jù)到輸入口 B，此2個像元數(shù)據(jù)經(jīng)過9bit第二全加器14做加法處理，此加法處理即實(shí)現(xiàn)了經(jīng)過水平方向2 1片外合并(Binning)的相鄰兩行的第j個(j=l、2、3、.......N)像元的垂直方向2 :1片外合并(Binning),9bit第二全加器14的輸出DATA_out [9 0] (9bit第二全加器14的輸出進(jìn)位作DATA_out[9 0]的最高位)即是2*2合并(Binning)的實(shí)時數(shù)字圖像，DATA_out[9 0]可根據(jù)圖像顯示、存儲和處理的需要進(jìn)行位寬的轉(zhuǎn)換。[0027]對于位寬不為Sbit的源數(shù)字圖像，本實(shí)用新型完全適用，依據(jù)本實(shí)用新型原理對原理流程圖(圖1)稍做更改即可實(shí)現(xiàn)(更改D觸發(fā)器、全加器和存儲器的位寬以與源圖像位寬匹配)。[0028]水平方向2 1片外合并(Binning)后的相鄰兩行圖像數(shù)據(jù)經(jīng)過9bit第二全加器 14實(shí)現(xiàn)垂直方向2 1片外合并(Binning)后變?yōu)镮行圖像數(shù)據(jù)，由圖2可以看出對于2*2 合并(Binning)，兩行(奇偶行)圖像數(shù)據(jù)為I個處理周期。[0029]采用流水線方式對第2i_l行與第2i行數(shù)字圖像進(jìn)行垂直方向的2 1片外合并(Binning)處理(i=0、l、2.......)，即水平方向2 1片外合并(Binning)后的第2i行圖像數(shù)據(jù)不需緩存。采用流水線方式對第21-l行與第2i行數(shù)字圖像進(jìn)行垂直方向的2 :1片外合并(Binning)處理，即水平方向2 1片外合并(Binning)后的第2i行圖像數(shù)據(jù)不需緩存。[0030]各電路模塊可以集成在一塊IC(FPGA或CPL D等)上。各電路模塊工作時序信號源自同一時鐘源。
權(quán)利要求1. 一種圖像像元合并的電路，其特征在于包括A/D轉(zhuǎn)換器、D觸發(fā)器，第一全加器、第二全加器、存儲器以及時序發(fā)生器，模擬圖像信號送入A/D轉(zhuǎn)換器的輸入端，所述A/D轉(zhuǎn)換器的輸出端分別與D觸發(fā)器輸入端和第一全加器的輸入端B相連,所述D觸發(fā)器的輸出端與第一全加器的輸入端A相連，所述第一全加器的輸出端分別與存儲器的寫入數(shù)據(jù)端和第二全加器的輸入端A相連，所述存儲器的讀出數(shù)據(jù)端與第二全加器的輸入端B相連，所述時序發(fā)生器分別為A/D轉(zhuǎn)換器、D觸發(fā)器、第一全加器、第二全加器以及存儲器提供工作時序。
專利摘要本實(shí)用新型涉及一種圖像像元合并的電路，包括A/D轉(zhuǎn)換器、D觸發(fā)器，第一全加器、第二全加器、存儲器以及時序發(fā)生器，模擬圖像信號送入A/D轉(zhuǎn)換器的輸入端，A/D轉(zhuǎn)換器的輸出端分別與D觸發(fā)器輸入端和第一全加器的輸入端B相連，D觸發(fā)器的輸出端與第一全加器的輸入端A相連，所述第一全加器的輸出端分別與存儲器的寫入數(shù)據(jù)端和第二全加器的輸入端A相連，所述存儲器的讀出數(shù)據(jù)端與第二全加器的輸入端B相連，時序發(fā)生器分別為A/D轉(zhuǎn)換器、D觸發(fā)器、第一全加器、第二全加器以及存儲器提供工作時序。本實(shí)用新型克服了不具備片內(nèi)合并功能的CCD和CMOS芯片的使用局限性，具有低功耗、低成本、高穩(wěn)定、易實(shí)現(xiàn)的優(yōu)點(diǎn)。
文檔編號H04N5/369GK202841351SQ20122046360
公開日2013年3月27日 申請日期2012年9月12日 優(yōu)先權(quán)日2012年9月12日
發(fā)明者張健, 許哲, 楊文才, 李愛玲, 白喆, 單金玲, 趙燕 申請人:中國科學(xué)院西安光學(xué)精密機(jī)械研究所