通用成幀規(guī)程中的64位并行自同步加擾碼器和解擾碼器的制造方法
【專利摘要】本發(fā)明涉及通用成幀規(guī)程中的64位并行自同步加擾碼器和解擾碼器，其特征在于，加擾碼器電路包括64個D觸發(fā)器D0…D63和85個異或門按序間插串聯(lián)，64個D觸發(fā)器的輸出信號構(gòu)成了64位并行的擾碼序列；64位D觸發(fā)器的輸出信號Q0…Q63在一個時鐘節(jié)拍內(nèi)輸出64位的加擾碼信號，同時輸出信號到相應的異或門輸入端；解擾碼器電路包括43個D觸發(fā)器D0…D42和64個異或門按序間插串聯(lián)，64個異或門的輸出信號構(gòu)成了64位并行的擾碼序列：43位D觸發(fā)器的輸出信號Q0…Q42在一個時鐘節(jié)拍內(nèi)輸出43位的輸出信號Q0…Q42到相應的異或門輸入端，和輸入信號異或后得到64位的解擾碼信，其優(yōu)點：將高速串行數(shù)據(jù)變成低速并行數(shù)據(jù)進行處理，極大降低工作頻率，提高系統(tǒng)的可靠性。
【專利說明】通用成幀規(guī)程中的64位并行自同步加擾碼器和解擾碼器
【技術(shù)領(lǐng)域】 [0001]本發(fā)明涉及一種通用成幀規(guī)程(簡稱GFP)數(shù)據(jù)幀的64位并行自同步加擾/解擾碼器，主要應用于數(shù)據(jù)通信領(lǐng)域。
【背景技術(shù)】
[0002]通用成幀規(guī)程(簡稱GFP)G.7041/Y1303規(guī)定了一種通用的可將用戶數(shù)據(jù)封裝到位同步或者字節(jié)同步物理傳輸網(wǎng)絡(luò)(例如SDH系統(tǒng))的方法。標準中規(guī)定了一種串行的自同步加擾碼器和解擾碼器。所謂自同步是指在任何起始狀態(tài)下，解擾碼器只要能夠正確的接收到擾碼序列，那么接收端在一定時間后就能夠獲得同步，恢復出正確的原始數(shù)據(jù)。當接收的碼元有誤差時，也可以在很短的時間內(nèi)恢復同步。自同步加擾碼器和解擾碼器用在GFP幀的凈荷域，是為了保證傳輸質(zhì)量的可靠性，加擾碼器和解擾碼器擾碼序列為X43+l。擾碼器的初始值為全0或者全I均可。
[0003]G.7041/Y1303規(guī)定的自同步加擾碼器和解擾碼器電路中，加擾碼器的43個觸發(fā)器用于移位，D觸發(fā)器D1、D2、D3、...D42分別接到D0、D1、D2、...D41的輸出端。加擾碼器的輸出數(shù)據(jù)由輸入數(shù)據(jù)和D觸發(fā)器D42異或所得，并將所得結(jié)果送到D觸發(fā)器DO的輸入端。
[0004]解擾碼器的43個觸發(fā)器用于移位，D觸發(fā)器D1、D2、D3、…D42分別接到D0、D1、D2、一D41的輸出端。解擾碼器的輸入數(shù)據(jù)送到D觸發(fā)器DO的輸入端，同時輸入數(shù)據(jù)與D觸發(fā)器D42異或得到輸出數(shù)據(jù)。
[0005]上述加擾碼器和解擾碼器結(jié)構(gòu)簡單，但是在SDH系統(tǒng)中，只適合工作在STM-1線速155.52Mb/s以下，對于STM-64的SDH信號，速率為9.95328Gb/s，這種串行自同步加擾碼器和解擾碼器就不適合了，它對集成電路(IC)工藝提出了很高的要求，因此必須要將加擾碼器和解擾碼器電路做并行化處理。

【發(fā)明內(nèi)容】

[0006]發(fā)明的目的在于提供一種用于傳輸高速GFP數(shù)據(jù)幀的64位并行自同步加擾/解擾碼器。
[0007]發(fā)明的目的是通過以下技術(shù)方法來實現(xiàn)的:通用成幀規(guī)程中的64位并行自同步加擾碼器和解擾碼器，其特征在于，加擾碼器電路包括64個D觸發(fā)器DO…D63和85個異或門按序間插串聯(lián)，64個D觸發(fā)器的輸出信號構(gòu)成了 64位(定義為63:0)并行的擾碼序列:
I)第i位輸入信號和第(1-21)位輸出信號異或后的值作為D觸發(fā)器D(i)的輸入信號，i=21，22,…，63。
[0008]2)第(i+43)位輸入信號，第i位輸入信號和第(i+22)位輸出信號異或后的值作為D觸發(fā)器D (i)的輸入信號，i=0, I,…，20。
[0009]64位D觸發(fā)器的輸出信號QO…Q63在一個時鐘節(jié)拍內(nèi)輸出64位的加擾碼信號，同時輸出信號到相應的異或門輸入端。[0010]解擾碼器電路包括43個D觸發(fā)器DO…D42和64個異或門按序間插串聯(lián),64個異或門的輸出信號構(gòu)成了 64位(定義為63:0)并行的擾碼序列:
I)第1-21位輸入信號經(jīng)過D觸發(fā)器的輸出信號和第i位輸入信號異或后的值作為第i位輸出信號，i=21，22，…，63。
[0011]2)第i+43位輸入信號和第i位輸入信號異或后的值作為第i位輸出信號，i=0, 1，…，20。
[0012]43位D觸發(fā)器的輸出信號QO…Q42在一個時鐘節(jié)拍內(nèi)輸出43位的輸出信號QO…Q42到相應的異或門輸入端，和輸入信號異或后得到64位的解擾碼信號。
[0013]發(fā)明所公開的64位并行自同步加擾器和解擾器，其優(yōu)點在于:將高速串行數(shù)據(jù)變成低速并行數(shù)據(jù)進行處理，極大的降低了工作頻率，提高了系統(tǒng)的可靠性，便于工藝的實現(xiàn)。
【專利附圖】

【附圖說明】
[0014]圖1為串行自同步加擾碼電路圖；
圖2為串行自同步解擾碼電路圖；
圖3為64位并行自同步加擾/解擾碼器電路整體框圖；
圖4為64位并行自同步加擾碼器電路圖；
圖5為64位并行自同步解擾碼 器電路圖。
【具體實施方式】
[0015]根據(jù)通用成幀規(guī)程G.7041/Y1303中的規(guī)定，根據(jù)圖1、2所示，對于根據(jù)序列X43+l實現(xiàn)的加擾電路，每一個輸出值為輸入值與43個時鐘前的輸出值模2加運算的結(jié)果，在每一個線速時鐘輸出一個擾碼值，43個時鐘周期可以輸出43個擾碼信號。
[0016]對于第I個時鐘周期，各個D觸發(fā)器的輸出分別為:
Di (t+1) =Di^a), i= I, 2, —,42; Di (t+l)=X(t) XOR D42 (t), i=0
對于第8個時鐘周期，各個D觸發(fā)器的輸出分別為:
Di (t+8) =Di^8 (t)，i= 8，9，...,42; Di (t+8) =X (t+7-1) XOR D35+i (t)，i=0, I,...，7
依次類推，對于第64個時鐘周器，各觸發(fā)器的輸出分別為:
Di (t+64)= X (t+ 63-1) XOR Di^21 (t), i=21，22，...，42Di (t+64) =X (t+63-1) XOR D20^i (t) XOR D22+i (t)，i=0, 1，…，20經(jīng)過推導，可以得到如圖4所示的64位并行自同步加擾碼器電路。輸入信號為X0, XI，...，X63，輸出信號為 Y0, Yl,....，Y63。
[0017]與此類似，經(jīng)過推導，可以得到如圖5所示的64位并行自同步解擾碼器電路。輸入信號為 Y0, Yl,...?，Y63，輸出信號為 X0, XI，...，X63。
[0018]加擾碼器包括64個D觸發(fā)器DO…D63和85個異或門按序間插串聯(lián),64個D觸發(fā)器的輸出端構(gòu)成了 64位(定義為63:0)并行的擾碼序列:
I)第i位輸入信號和第(1-21)位輸出信號異或后的值作為D觸發(fā)器D(i)的輸入信號，i=21，22,…，63。
[0019]2)第(i+43)位輸入信號，第i位輸入信號和第(i+22)位輸出信號異或后的值作為D觸發(fā)器D(i)的輸入信號，i=0，1，…，20。
[0020]解擾碼器包括43個D觸發(fā)器DO…D63和64個異或門按序間插串聯(lián)，64個異或門的輸出端構(gòu)成了 64位(定義為63:0)并行的擾碼序列:
I)第1-21位輸入信號經(jīng)過D觸發(fā)器延遲后的輸出信號和第i位輸入信號異或后的值作為第i位輸出信號，i=21，22，…，63。
[0021]2)第i+43位輸入信號和第i位輸入信號異或后的值作為第i位輸出信號，i=0, 1，…，20。
[0022] 利用發(fā)明所述的64位并行加擾/解碼器可以完成在STM-64 (線速9.95328Gb/s)系統(tǒng)中工作在頻率為155.52Mb/s時的自同步加擾和解擾操作。用FPGA (現(xiàn)場可編程門陣列)實現(xiàn)相關(guān)的電路設(shè)計，符合通用成幀規(guī)程中的協(xié)議要求，電路結(jié)構(gòu)簡單，使用資源少，降低了系統(tǒng)的工作頻率，提高了系統(tǒng)的穩(wěn)定性。
[0023]根據(jù)上述說明，結(jié)合本領(lǐng)域技術(shù)可實現(xiàn)本發(fā)明的方案。
【權(quán)利要求】
1.一種通用成幀規(guī)程中的64位并行自同步加擾碼器和解擾碼器，其特征在于，加擾碼器電路包括64個D觸發(fā)器DO…D63和85個異或門按序間插串聯(lián),64個D觸發(fā)器的輸出信號構(gòu)成了 64位并行的擾碼序列: 1)第i位輸入信號和第1-21位輸出信號異或后的值作為D觸發(fā)器D(i)的輸入信號，i=21, 22, —,63 ； 2)第i+43位輸入信號，第i位輸入信號和第i+22位輸出信號異或后的值作為D觸發(fā)器D(i)的輸入信號，i=0，1，-,20 ； 64位D觸發(fā)器的輸出信號QO…Q63在一個時鐘節(jié)拍內(nèi)輸出64位的加擾碼信號，同時輸出信號到相應的異或門輸入端； 解擾碼器電路包括43個D觸發(fā)器DO…D42和64個異或門按序間插串聯(lián)，64個異或門的輸出信號構(gòu)成了 64位并行的擾碼序列: 1)第1-21位輸入信號經(jīng)過D觸發(fā)器的輸出信號和第i位輸入信號異或后的值作為第i位輸出信號，i=21，22，-,63 ； 2)第i+43位輸入信號和第i位輸入信號異或后的值作為第i位輸出信號，i=0，1，…，20 ； 43位D觸發(fā)器的輸出信號QO…Q42在一個時鐘節(jié)拍內(nèi)輸出43位的輸出信號QO…Q42到相應的異或門輸入端，和輸入信號異或`后得到64位的解擾碼信號。
【文檔編號】H04L1/00GK103532676SQ201310511366
【公開日】2014年1月22日 申請日期:2013年10月28日 優(yōu)先權(quán)日:2013年10月28日
【發(fā)明者】曹鵬飛, 陳偉峰, 韓英娜, 張睿, 封晨 申請人:天津光電通信技術(shù)有限公司