基于fpga的sdram大容量圖像數(shù)據(jù)緩存器的制造方法
【專利摘要】本發(fā)明公開了一種基于FPGA的SDRAM大容量圖像數(shù)據(jù)緩存器，包括FPGA和至少兩片設(shè)置在FPGA外部的SDRAM，所述FPGA與所述SDRAM連接，其特征在于：所述FPGA包括用于將第一信號(hào)和圖像數(shù)據(jù)緩存器寫端口的信號(hào)連接的第一片上FIFO、用于將第二信號(hào)和圖像數(shù)據(jù)緩存器讀端口的信號(hào)連接的第二片上FIFO和SDRAM讀寫控制器，所述SDRAM讀寫器分別與第一片上FIFO和第二片上FIFO連接，本發(fā)明的有益效果為：無需復(fù)雜的總線控制，省去了多余的功能，具有消耗資源小，時(shí)序性能高；接口簡(jiǎn)單，將SDRAM的地址對(duì)外隱藏，對(duì)外部的接口類似一個(gè)FIFO，操作簡(jiǎn)單，便于移植。
【專利說明】基于FPGA的SDRAM大容量圖像數(shù)據(jù)緩存器
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及一種數(shù)據(jù)讀寫控制器，具體涉及一種基于FPGA的SDRAM大容量圖像數(shù)據(jù)緩存器。
【背景技術(shù)】
[0002]線陣CIS掃描儀具有結(jié)構(gòu)簡(jiǎn)單，無需另加光學(xué)鏡頭，低成本等特點(diǎn)，目前已廣泛使用在板材、紙張、印刷等平面產(chǎn)品的線陣掃描及其視覺系統(tǒng)上。在掃描儀上，由于CIS傳感器經(jīng)過AD產(chǎn)生的圖像數(shù)據(jù)速率往往快于后端的圖像處理、傳輸速率，所以需要大容量的存儲(chǔ)設(shè)備存儲(chǔ)數(shù)據(jù)。
[0003]現(xiàn)有的基于FPGA的SDRAM控制器具有如下缺點(diǎn):
[0004]1、使用FPGA廠商制作的SDRAM控制核，占用較多的資源，造成了成本上的浪費(fèi)，并且影響系統(tǒng)的性能。
[0005]2、接口復(fù)雜，SDRAM的讀寫接口復(fù)雜，信號(hào)繁多，不利于外部對(duì)其進(jìn)行操作，而且不利于整個(gè)模塊的移植。

【發(fā)明內(nèi)容】

[0006]本發(fā)明克服了現(xiàn)有技術(shù)的不足，提供一種有接口簡(jiǎn)單，存儲(chǔ)容量大，消耗資源小，方便移植的優(yōu)勢(shì)，在工程上具有很高使用價(jià)值的基于FPGA的SDRAM大容量圖像數(shù)據(jù)緩存器。
[0007]為解決上述的技術(shù)問題，本發(fā)明采用以下技術(shù)方案:
[0008]一種基于FPGA的SDRAM大容量圖像數(shù)據(jù)緩存器，包括FPGA和至少兩片設(shè)置在FPGA外部的SDRAM，所述FPGA與所述SDRAM連接，其特征在于:所述FPGA包括用于將第一信號(hào)和圖像數(shù)據(jù)緩存器寫端口的信號(hào)連接的第一片上FIFO、用于將第二信號(hào)和圖像數(shù)據(jù)緩存器讀端口的信號(hào)連接的第二片上FIFO和SDRAM讀寫控制器，所述SDRAM讀寫器分別與第一片上FIFO和第二片上FIFO連接。
[0009]所述基于FPGA的SDRAM大容量圖像數(shù)據(jù)緩存器可實(shí)現(xiàn)緩存前端圖像數(shù)據(jù)，當(dāng)后端模塊需要處理、傳輸數(shù)據(jù)時(shí)，從本緩存器中讀取數(shù)據(jù)到后續(xù)模塊。使用基于FPGA的SDRAM大容量圖像數(shù)據(jù)緩存器能夠有效地解決前端圖像產(chǎn)生速度和后續(xù)圖像處理、傳輸速度不匹配的問題，確保前端產(chǎn)生的圖像數(shù)據(jù)不丟失。
[0010]更進(jìn)一步的技術(shù)方案是，所述第一信號(hào)包括第一片上FIFO的輸入數(shù)據(jù)信號(hào)、第一片上FIFO的寫時(shí)鐘信號(hào)、第一片上FIFO的寫使能信號(hào)和第一片上FIFO的滿信號(hào)中的一種或多種。
[0011]更進(jìn)一步的技術(shù)方案是，所述圖像數(shù)據(jù)緩存器寫端口的信號(hào)包括寫入數(shù)據(jù)信號(hào)，寫使能信號(hào)，寫時(shí)鐘信號(hào)和寫狀態(tài)指示信號(hào)的一種或多種。
[0012]更進(jìn)一步的技術(shù)方案是，所述第二信號(hào)包括第二片上FIFO的輸出數(shù)據(jù)信號(hào)、第二片上FIFO的讀時(shí)鐘信號(hào)、第二片上FIFO的讀使能信號(hào)和第二片上FIFO的空信號(hào)中的一種或多種。
[0013]更進(jìn)一步的技術(shù)方案是，所述圖像數(shù)據(jù)緩存器讀端口的信號(hào)包括讀時(shí)鐘信號(hào)，讀出數(shù)據(jù)信號(hào)，讀使能信號(hào)和讀狀態(tài)指示信號(hào)中的一種或多種。與現(xiàn)有技術(shù)相比，本發(fā)明的有益效果是:
[0014]1、無需復(fù)雜的總線控制，省去了多余的功能，具有消耗資源小，時(shí)序性能高；
[0015]2、接口簡(jiǎn)單，將SDRAM的地址對(duì)外隱藏，對(duì)外部的接口類似一個(gè)FIFO，操作簡(jiǎn)單，便于移植。
【專利附圖】

【附圖說明】
[0016]圖1為本發(fā)明一種實(shí)施例的基于FPGA的SDRAM大容量圖像數(shù)據(jù)緩存器的結(jié)構(gòu)示意圖。
[0017]如圖1所示，其中對(duì)應(yīng)的附圖標(biāo)記名稱為:
[0018]10IFPGA, 102 第二片上 FIFO，103SDRAM 讀寫控制器，104 第一片上 FIFO，105SDRAM。
[0019]圖2為本發(fā)明一種實(shí)施例的基于FPGA的SDRAM大容量圖像數(shù)據(jù)緩存器中的SDRAM讀寫控制模塊的控制流程圖。
【具體實(shí)施方式】
[0020]下面結(jié)合附圖對(duì)本發(fā)明作進(jìn)一步闡述。
[0021]如圖1和圖2所示，一種基于FPGA的SDRAM大容量圖像數(shù)據(jù)緩存器，包括FPGA101和至少兩片設(shè)置在FPGA外部的SDRAM105，所述FPGAlOI與所述SDRAM105連接，其特征在于:所述FPGA101包括用于將第一信號(hào)和圖像數(shù)據(jù)緩存器寫端口的信號(hào)連接的第一片上FIF0104、用于將第二信號(hào)和圖像數(shù)據(jù)緩存器讀端口的信號(hào)連接的第二片上FIF0102和SDRAM讀寫控制器103，所述SDRAM讀寫控制器103分別與第一片上FIF0104和第二片上FIF0102 連接。
[0022]根據(jù)本發(fā)明的一個(gè)實(shí)施例，所述第一信號(hào)包括第一片上FIF0104的輸入數(shù)據(jù)信號(hào)、第一片上FIF0104的寫時(shí)鐘信號(hào)、第一片上FIF0104的寫使能信號(hào)和第一片上FIF0104的滿信號(hào)中的一種或多種。
[0023]所述圖像數(shù)據(jù)緩存器寫端口的信號(hào)包括寫入數(shù)據(jù)信號(hào)，寫使能信號(hào)，寫時(shí)鐘信號(hào)和寫狀態(tài)指示信號(hào)的一種或多種。根據(jù)本發(fā)明的一個(gè)實(shí)施例，所述第二信號(hào)包括第二片上FIF0102的輸出數(shù)據(jù)信號(hào)、第二片上FIF0102的讀時(shí)鐘信號(hào)、第二片上FIF0102的讀使能信號(hào)和第二片上FIF0102的空信號(hào)中的一種或多種。
[0024]所述圖像數(shù)據(jù)緩存器讀端口的信號(hào)包括讀時(shí)鐘信號(hào)，讀出數(shù)據(jù)信號(hào)，讀使能信號(hào)和讀狀態(tài)指示信號(hào)中的一種或多種。
[0025]所述SDRAM讀寫控制器產(chǎn)生SDRAM空指示信號(hào)，所述SDRAM空指示信號(hào)為SDRAM狀態(tài)的指示信號(hào)。
[0026]第一片上FIF0104的輸入數(shù)據(jù)信號(hào)、寫時(shí)鐘信號(hào)、寫使能信號(hào)和滿信號(hào)直接連接至所述圖像數(shù)據(jù)緩存器寫端口的寫入數(shù)據(jù)信號(hào)、寫時(shí)鐘信號(hào)、寫使能信號(hào)和寫狀態(tài)指示信號(hào)；第二片上FIF0102的輸出數(shù)據(jù)信號(hào)、讀時(shí)鐘信號(hào)、讀使能信號(hào)和空信號(hào)直接連接至所述圖像數(shù)據(jù)緩存器讀端口的讀出數(shù)據(jù)信號(hào)、讀時(shí)鐘信號(hào)、讀使能信號(hào)和讀狀態(tài)指示信號(hào)；SDRAM讀寫控制器103產(chǎn)生SDRAM空指示信號(hào)，所述SDRAM空指示信號(hào)為SDRAM狀態(tài)的指示信號(hào)。
[0027]本發(fā)明的工作原理如下:
[0028]當(dāng)需要將圖像數(shù)據(jù)緩存至所述基于FPGA的SDRAM大容量圖像數(shù)據(jù)緩存器時(shí)，需要等待至寫狀態(tài)指示信號(hào)為0，然后只需要在寫時(shí)鐘的節(jié)拍下將數(shù)據(jù)放在數(shù)據(jù)線上，并且讓寫使能信號(hào)有效，這樣數(shù)據(jù)就會(huì)在無需外界控制的情況下自動(dòng)寫入如到SDRAM105中。上述的寫狀態(tài)指示信號(hào)為I時(shí)，表示當(dāng)前不能對(duì)所述的基于FPGA的SDRAM大容量圖像數(shù)據(jù)緩存器進(jìn)行寫操作，當(dāng)寫狀態(tài)指示信號(hào)為O時(shí)表示可以對(duì)所述的基于FPGA的SDRAM大容量圖像數(shù)據(jù)緩存器進(jìn)行寫操作。
[0029]當(dāng)需要從所述基于FPGA的SDRAM大容量圖像數(shù)據(jù)緩存器讀出數(shù)據(jù)時(shí)，需要等待至讀狀態(tài)信號(hào)指示為0，然后需要在讀時(shí)鐘的節(jié)拍下讓讀使能信號(hào)有效，然后就可以從數(shù)據(jù)線上獲取有存儲(chǔ)在所述的基于FPGA的SDRAM大容量圖像數(shù)據(jù)緩存器的圖像數(shù)據(jù)，供后續(xù)圖像傳輸或者處理做準(zhǔn)備。上述的讀狀態(tài)指示信號(hào)為I時(shí)，表示當(dāng)前的不能對(duì)所述的基于FPGA的SDRAM大容量圖像數(shù)據(jù)緩存器進(jìn)行讀操作，當(dāng)讀狀態(tài)指示信號(hào)為O時(shí)表示可以對(duì)所述的基于FPGA的SDRAM大容量圖像數(shù)據(jù)緩存器進(jìn)行讀操作。
[0030]所述基于FPGA的SDRAM大容量圖像數(shù)據(jù)緩存器寫端口的所有信號(hào)都同步到寫時(shí)鐘的上升沿上，讀端口的所有信號(hào)都同步到讀時(shí)鐘的上升沿上，采用同步電路，保證電路的穩(wěn)定性。
[0031]SDRAM讀寫控制器103，采用Verilog HDL硬件描述語(yǔ)言編寫，功能為:初始化SDRAM105并且定時(shí)對(duì)SDRAM105刷新，確保數(shù)據(jù)不丟失；從第一片上FIF0104中讀取數(shù)據(jù)，并采用突發(fā)傳送方式，一次將128bit的數(shù)據(jù)寫入到SDRAM105中；采用突發(fā)傳送方式，一次將128bit的圖像數(shù)據(jù)從SDRAM105中讀出，并且存入到第二片上FIF0102中；當(dāng)所有寫入SDRAM105的數(shù)據(jù)都被讀出后，將SDRAM105空信號(hào)置為1，否則SDRAM105空信號(hào)置為O。
[0032]在本說明書中所談到的“一個(gè)實(shí)施例”、“另一個(gè)實(shí)施例”、“實(shí)施例”、等，指的是結(jié)合該實(shí)施例描述的具體特征、結(jié)構(gòu)或者特點(diǎn)包括在本申請(qǐng)概括性描述的至少一個(gè)實(shí)施例中。在說明書中多個(gè)地方出現(xiàn)同種表述不是一定指的是同一個(gè)實(shí)施例。進(jìn)一步來說，結(jié)合任一實(shí)施例描述一個(gè)具體特征、結(jié)構(gòu)或者特點(diǎn)時(shí)，所要主張的是結(jié)合其他實(shí)施例來實(shí)現(xiàn)這種特征、結(jié)構(gòu)或者特點(diǎn)也落在本新型的范圍內(nèi)。
[0033]盡管這里參照本發(fā)明的多個(gè)解釋性實(shí)施例對(duì)發(fā)明進(jìn)行了描述，但是，應(yīng)該理解，本領(lǐng)域技術(shù)人員可以設(shè)計(jì)出很多其他的修改和實(shí)施方式，這些修改和實(shí)施方式將落在本申請(qǐng)公開的原則范圍和精神之內(nèi)。更具體地說，在本申請(qǐng)公開、附圖和權(quán)利要求的范圍內(nèi)，可以對(duì)主題組合布局的組成部件和/或布局進(jìn)行多種變型和改進(jìn)。除了對(duì)組成部件和/或布局進(jìn)行的變型和改進(jìn)外，對(duì)于本領(lǐng)域技術(shù)人員來說，其他的用途也將是明顯的。
【權(quán)利要求】
1.一種基于FPGA的SDRAM大容量圖像數(shù)據(jù)緩存器，包括FPGA和至少兩片設(shè)置在FPGA外部的SDRAM，所述FPGA與所述SDRAM連接，其特征在于:所述FPGA包括用于將第一信號(hào)和圖像數(shù)據(jù)緩存器寫端口的信號(hào)連接的第一片上FIFO、用于將第二信號(hào)和圖像數(shù)據(jù)緩存器讀端口的信號(hào)連接的第二片上FIFO和SDRAM讀寫控制器，所述SDRAM讀寫控制器分別與第一片上FIFO和第二片上FIFO連接。
2.根據(jù)權(quán)利要求1所述的基于FPGA的SDRAM大容量圖像數(shù)據(jù)緩存器，其特征在于:所述第一信號(hào)包括第一片上FIFO的輸入數(shù)據(jù)信號(hào)、第一片上FIFO的寫時(shí)鐘信號(hào)、第一片上FIFO的寫使能信號(hào)和第一片上FIFO的滿信號(hào)中的一種或多種。
3.根據(jù)權(quán)利要求1所述的基于FPGA的SDRAM大容量圖像數(shù)據(jù)緩存器，其特征在于:所述圖像數(shù)據(jù)緩存器寫端口的信號(hào)包括寫入數(shù)據(jù)信號(hào)，寫使能信號(hào)，寫時(shí)鐘信號(hào)和寫狀態(tài)指不信號(hào)的一種或多種。
4.根據(jù)權(quán)利要求1所述的基于FPGA的SDRAM大容量圖像數(shù)據(jù)緩存器，其特征在于:所述第二信號(hào)包括第二片上FIFO的輸出數(shù)據(jù)信號(hào)、第二片上FIFO的讀時(shí)鐘信號(hào)、第二片上FIFO的讀使能信號(hào)和第二片上FIFO的空信號(hào)中的一種或多種。
5.根據(jù)權(quán)利要求1所述的基于FPGA的SDRAM大容量圖像數(shù)據(jù)緩存器，其特征在于:所述圖像數(shù)據(jù)緩存器讀端口的信號(hào)包括讀時(shí)鐘信號(hào)，讀出數(shù)據(jù)信號(hào)，讀使能信號(hào)和讀狀態(tài)指不信號(hào)中的一種或多種。`
【文檔編號(hào)】H04N1/21GK103607521SQ201310632506
【公開日】2014年2月26日 申請(qǐng)日期:2013年12月2日 優(yōu)先權(quán)日:2013年12月2日
【發(fā)明者】劉霖, 譚沛巖, 劉娟秀, 楊先明, 張靜, 謝煜, 任程輝, 鄒修功, 王耀杰, 付大鵬, 孫榕澤, 劉永 申請(qǐng)人:電子科技大學(xué)