應(yīng)用于tdi-cis的時(shí)域累加器的制造方法
【專(zhuān)利摘要】本實(shí)用新型涉及微電子學(xué)的模擬集成電路設(shè)計(jì)領(lǐng)域，為消除模擬域電路累加過(guò)程中的非理想效應(yīng)，減小累加器電路的復(fù)雜度，降低整體電路的芯片面積和功耗，使累加器電路可應(yīng)用在低功耗環(huán)境中，本實(shí)用新型采用的技術(shù)方案是，應(yīng)用于TDI-CIS的時(shí)域累加器，包括像素陣列，還包括：采樣保持開(kāi)關(guān)S/H，采樣開(kāi)關(guān)Sn、VCDL壓控延時(shí)線(xiàn)、PD相位檢測(cè)電路、TDC電路、兩個(gè)D觸發(fā)器、三個(gè)反相器、計(jì)數(shù)器和寄存器；采用電路采樣模擬電壓信號(hào)和參考電壓信號(hào)進(jìn)行轉(zhuǎn)換累加，轉(zhuǎn)換累加的過(guò)程在時(shí)間域內(nèi)完成，在完成預(yù)期累加級(jí)數(shù)之后由相位檢測(cè)器完成累加時(shí)間的輸出；隨后計(jì)數(shù)器和TDC電路對(duì)此時(shí)間信號(hào)進(jìn)行量化。本實(shí)用新型主要應(yīng)用于模擬集成電路設(shè)計(jì)。
【專(zhuān)利說(shuō)明】應(yīng)用于TD卜CIS的時(shí)域累加器
【技術(shù)領(lǐng)域】
[0001]本實(shí)用新型涉及微電子學(xué)的模擬集成電路設(shè)計(jì)領(lǐng)域，特別涉及一種應(yīng)用于TD1-CIS的時(shí)域累加器。
【背景技術(shù)】
[0002]TDI (Time Delay and Integration時(shí)間延遲積分)成像技術(shù)是一種線(xiàn)陣掃描方式，其原理為利用多級(jí)像素單元對(duì)同一運(yùn)動(dòng)目標(biāo)進(jìn)行多次曝光，等效為延長(zhǎng)光信號(hào)積分時(shí)間。現(xiàn)有CIS (CMOS Image Sensor CMOS圖像傳感器)的TDI工作方式分為模擬域累加和
數(shù)字域累加。
[0003]參見(jiàn)圖1，模擬域累加是通過(guò)積分器將每次像素輸出的信號(hào)進(jìn)行累加，累加是以模擬信號(hào)相加的方式進(jìn)行的，最后將累加后的信號(hào)進(jìn)行ADC (模數(shù)轉(zhuǎn)換)量化得到對(duì)應(yīng)的數(shù)字碼制。參見(jiàn)圖2，數(shù)字域累加是將每次像素輸出的信號(hào)直接進(jìn)行ADC量化，然后以數(shù)字碼的方式對(duì)同步信號(hào)進(jìn)行累加，最終再對(duì)累加后的數(shù)字碼除以TD1-CIS累加級(jí)數(shù)以還原為最終的信號(hào)編碼。
[0004]上述技術(shù)至少存在以下缺點(diǎn)和不足:
[0005]模擬域累加器電路由大量電容和開(kāi)關(guān)以及運(yùn)放構(gòu)成。電容失配、開(kāi)關(guān)亞閾值漏電、開(kāi)關(guān)電容KTC噪聲以及運(yùn)放失調(diào)等非理想因素都會(huì)影響累加器的精度和速度。數(shù)字域累加器對(duì)于ADC的要求較高，對(duì)于高累加級(jí)數(shù)的TD1-CIS電路，累加電路需要消耗很大的芯片面積?，F(xiàn)有解決上述非理想因素的技術(shù)都會(huì)增加整體電路的復(fù)雜度，進(jìn)而導(dǎo)致電路的面積和功耗的增加。

【發(fā)明內(nèi)容】

[0006]為克服現(xiàn)有技術(shù)的不足，本實(shí)用新型旨在消除模擬域電路累加過(guò)程中的非理想效應(yīng)，減小累加器電路的復(fù)雜度，降低整體電路的芯片面積和功耗，使累加器電路可應(yīng)用在低功耗環(huán)境中，本實(shí)用新型采用的技術(shù)方案是，應(yīng)用于TD1-CIS的時(shí)域累加器，包括像素陣列，還包括:采樣保持開(kāi)關(guān)S/H，采樣開(kāi)關(guān)Sn、VCDL壓控延時(shí)線(xiàn)、F5D相位檢測(cè)電路、TDC電路、兩個(gè)D觸發(fā)器、三個(gè)反相器、計(jì)數(shù)器和寄存器；
[0007]像素陣列曝光信號(hào)和復(fù)位信號(hào)分別與各自的采樣保持開(kāi)關(guān)S/Η —端相連，采樣保持開(kāi)關(guān)S/Η的另一端均和VCDL的控制端相連，模擬信號(hào)的大小決定VCDL的延遲時(shí)間；VCDL的輸出端和下一級(jí)VCDL的輸入端相連，兩個(gè)VCDL完成一次時(shí)間量的累加，完成N級(jí)累加需級(jí)聯(lián)N個(gè)VCDL ;最后一級(jí)的VCDL的輸出端均和采樣開(kāi)關(guān)Sn的一端相連，采樣開(kāi)關(guān)Sn為累加完成開(kāi)關(guān)；Sn的另一端和H)相位檢測(cè)器的一端相連；ro相位檢測(cè)器完成累加時(shí)間量的輸出。
[0008]所述H)相位檢測(cè)電路的輸出端和所述TDC電路的輸入端相連，輸出低位有效位；所述I3D相位檢測(cè)電路的輸出端和第一個(gè)D觸發(fā)器的輸入端相連，第一個(gè)D觸發(fā)器的輸出端和第二個(gè)D觸發(fā)器的輸入端相連，輸出控制信號(hào)；第二個(gè)D觸發(fā)器的輸出端分別與TDC的輸入端和寄存器的輸入端相連，寄存器輸出低位有效位；時(shí)鐘信號(hào)分別和第一個(gè)D觸發(fā)器的輸入端相連，與計(jì)數(shù)器的輸入端相連，與一個(gè)反相器的輸入端相連，反相器的輸出端和第二個(gè)D觸發(fā)器的輸入端相連；計(jì)數(shù)器的輸出端和寄存器的輸入端相連。
[0009]TDC電路由若干Q觸發(fā)器、放大器、譯碼器構(gòu)成，若干放大器依次串接，每個(gè)放大器的輸出端對(duì)應(yīng)連接一個(gè)Q觸發(fā)器D端，第一個(gè)Q觸發(fā)器的Q端接譯碼器，第二個(gè)Q觸發(fā)器的豆端接譯碼器，其余Q觸發(fā)器依次類(lèi)推，且所有Q觸發(fā)器的時(shí)鐘端連接在一起。
[0010]應(yīng)用于TD1-CIS的時(shí)域累加方法，借助于前述累加器實(shí)現(xiàn)，并包括如下步驟:在應(yīng)用于TD1-CIS的時(shí)域累加器工作時(shí)，采用電路采樣模擬電壓信號(hào)和參考電壓信號(hào)進(jìn)行轉(zhuǎn)換累加，轉(zhuǎn)換累加的過(guò)程在時(shí)間域內(nèi)完成，在完成預(yù)期累加級(jí)數(shù)之后由相位檢測(cè)器完成累加時(shí)間的輸出；隨后計(jì)數(shù)器和TDC電路對(duì)此時(shí)間信號(hào)進(jìn)行量化，從而完成時(shí)間到數(shù)字的轉(zhuǎn)換。
[0011]本實(shí)用新型具備下列技術(shù)效果:
[0012]本實(shí)用新型實(shí)施例提供了一種應(yīng)用于TD1-CIS電路的時(shí)域累加器，模擬電壓信號(hào)被轉(zhuǎn)換為時(shí)間量進(jìn)行累加操作，在完成期望的累加級(jí)數(shù)后，由TDC電路將最終得到的時(shí)間量進(jìn)行數(shù)字轉(zhuǎn)換。此累加過(guò)程不涉及模擬域電壓操作，消除了模擬域電路的非理想效應(yīng)。在保證累加精度的同時(shí)，可以減小電路的復(fù)雜度使其在版圖上更加易于實(shí)現(xiàn)，不僅能夠完成CDS相關(guān)雙采樣，同時(shí)能進(jìn)一步降低功耗，而且時(shí)域電路轉(zhuǎn)換的速度快，使的累加器讀出電路可應(yīng)用在低功耗高速環(huán)境中。上述電路和具體的實(shí)現(xiàn)方法，實(shí)現(xiàn)了對(duì)模擬信號(hào)的量化累力口，滿(mǎn)足了實(shí)際應(yīng)用中的需要。
【專(zhuān)利附圖】

【附圖說(shuō)明】
[0013]圖1是現(xiàn)有技術(shù)提供的TD1-CIS模擬域累加電路原理示意圖；
[0014]圖2是現(xiàn)有技術(shù)提供的TD1-CIS數(shù)字域累加電路原理示意圖；
[0015]圖3是本實(shí)用新型提供的TD1-CIS時(shí)域累加讀出電路原理示意圖；
[0016]圖4是VCDL壓控延時(shí)線(xiàn)的電路結(jié)構(gòu)圖；
[0017]圖5是子TDC電路結(jié)構(gòu)圖；
[0018]圖6是累加操作時(shí)序圖；
[0019]附圖中，各標(biāo)號(hào)所代表的部件列表如下:
[0020]V⑶L:壓控延時(shí)線(xiàn)；S/H:采樣保持開(kāi)關(guān)；
[0021]Sn:n級(jí)累加完成開(kāi)關(guān)；PD:相位檢測(cè)器；
[0022]TDC:時(shí)間數(shù)字轉(zhuǎn)換器；MSBs:最高有效位；LSBs:最低有效位；
[0023]Vsig (nm):第η行m列像素積分信號(hào)；Vrst (nm):第η行m列像素復(fù)位信號(hào)。
【具體實(shí)施方式】
[0024]模擬電壓信號(hào)由累加器電路的壓控延遲單元進(jìn)行轉(zhuǎn)換，得到與模擬電壓對(duì)應(yīng)的時(shí)間差量，此時(shí)間差量繼續(xù)和下一模擬電壓對(duì)應(yīng)的時(shí)間差量相加，得到累加時(shí)間量。在完成期望的累加級(jí)數(shù)后，由TDC (Time Digital Converter時(shí)間數(shù)字轉(zhuǎn)換器)電路將最終得到的時(shí)間量進(jìn)行數(shù)字轉(zhuǎn)換。此累加過(guò)程不涉及模擬域電壓操作，消除了模擬域的非理想效應(yīng)。在保證累加精度的同時(shí)，為了消除模擬域電路累加過(guò)程中的非理想效應(yīng)，減小累加器電路的復(fù)雜度，降低整體電路的芯片面積和功耗，使累加器電路可應(yīng)用在低功耗環(huán)境中，本實(shí)用新型提供了一種應(yīng)用于TD1-CIS的時(shí)域累加器。
[0025]參見(jiàn)圖3，實(shí)現(xiàn)電路包括:采樣保持開(kāi)關(guān)S/H，Sn、VCDL壓控延時(shí)線(xiàn)、PD相位檢測(cè)電路、TDC電路、兩個(gè)D觸發(fā)器、三個(gè)反相器、計(jì)數(shù)器和寄存器。
[0026]像素曝光信號(hào)和復(fù)位信號(hào)分別與各自的采樣保持開(kāi)關(guān)S/Η—端相連，采樣保持開(kāi)關(guān)S/Η的另一端均和VCDL的控制端相連，VCDL的電路原理圖參見(jiàn)圖4。模擬信號(hào)的大小決定VCDL的延遲時(shí)間。VCDL的輸出端和下一級(jí)VCDL的輸入端相連，兩個(gè)VCDL完成一次時(shí)間量的累加，完成N級(jí)累加需級(jí)聯(lián)N個(gè)VCDL。最后一級(jí)的VCDL的輸出端均和采樣開(kāi)關(guān)Sn的一端相連，Sn為累加完成開(kāi)關(guān)。Sn的另一端和H)相位檢測(cè)器的一端相連。H)完成累加時(shí)間量的輸出。具體時(shí)序操作參見(jiàn)圖6。
[0027]所述H)相位檢測(cè)電路的輸出端和所述TDC電路的輸入端相連，輸出低位有效位，TDC的電路原理圖參見(jiàn)圖5 ;所述ro相位檢測(cè)電路的輸出端和第一個(gè)D觸發(fā)器的輸入端相連，第一個(gè)D觸發(fā)器的輸出端和第二個(gè)D觸發(fā)器的輸入端相連，輸出控制信號(hào)；第二個(gè)D觸發(fā)器的輸出端分別與TDC的輸入端和寄存器的輸入端相連，寄存器輸出低位有效位；時(shí)鐘信號(hào)分別和第一個(gè)觸發(fā)器的輸入端相連，與計(jì)數(shù)器的輸入端相連，與一個(gè)反相器的輸入端相連，反相器的輸出端和第二個(gè)D觸發(fā)器的輸入端相連；計(jì)數(shù)器的輸出端和寄存器的輸入端相連。
[0028]應(yīng)用于TD1-CIS的時(shí)域累加器在工作時(shí)，電路采樣模擬電壓信號(hào)和參考電壓信號(hào)進(jìn)行轉(zhuǎn)換累加，轉(zhuǎn)換累加的過(guò)程在時(shí)間域內(nèi)完成，在完成預(yù)期累加級(jí)數(shù)之后由相位檢測(cè)器完成累加時(shí)間的輸出。隨后計(jì)數(shù)器和TDC電路對(duì)此時(shí)間信號(hào)進(jìn)行量化，從而完成時(shí)間到數(shù)字的轉(zhuǎn)換。
[0029]為使本實(shí)用新型的目的、技術(shù)方案和優(yōu)點(diǎn)更加清楚，下面將結(jié)合附圖對(duì)本實(shí)用新型實(shí)施方式作進(jìn)一步地詳細(xì)描述。
[0030]以圖三對(duì)該圖工作方法進(jìn)行說(shuō)明，詳見(jiàn)下文描述:
[0031]該整體電路分為時(shí)間累加階段和T-D (時(shí)間-數(shù)字)轉(zhuǎn)換階段組成。時(shí)間累加階段由兩組壓控延遲線(xiàn)完成，T-D轉(zhuǎn)換由計(jì)數(shù)器和TDC電路完成。
[0032]一、時(shí)間累加階段
[0033]以圖三所示電路中虛線(xiàn)框中的一行時(shí)間累加讀出電路為例，采樣保持開(kāi)關(guān)S/Η分別對(duì)像素曝光信號(hào)Vs i g和復(fù)位信號(hào)Vr st進(jìn)行采樣，這兩種信號(hào)分別控制各自的VCDL。VCDL的輸入端和輸出端的信號(hào)傳輸存在延時(shí)，延時(shí)時(shí)間和所米樣的信號(hào)大小有關(guān)。兩組VCDL傳輸延時(shí)分別為T(mén)Vsigo=TVsigi+GVsig+b，TVrsto=TVrsti+GVrst+b。則這兩個(gè)時(shí)間延時(shí)差量為 Δ T=TVrsto-TVsigo= Δ TIN+G(Vrst-Vsig) = Δ TIN+G Δ VIN,完成了 CDS 相關(guān)雙采樣。第一組輸出信號(hào)Vsig (11)和Vrst(Il)上升沿同時(shí)到達(dá)時(shí)，ΛΤΙΝ(1)=0。第二組S/H再次對(duì)像素進(jìn)行曝光信號(hào)Vsig (12)和復(fù)位信號(hào)Vrst (12)采樣，前一級(jí)VCDL輸出的信號(hào)進(jìn)入第二級(jí)的 VCDL，則第二次的輸出結(jié)果為 Λ T (2) =TVrsto-TVsigo= Δ TIN(I) +G Δ VIN(2)。依次進(jìn)行，第三次輸出結(jié)果為T(mén) (3) =TVrsto-TVsigo= Δ TIN(2) +G Δ VIN(3)。第N次輸出結(jié)果為T(mén) (N) =TVrsto-TVsigo= Δ TIN(N-1) +G Δ VIN(N)。在完成特定級(jí)數(shù)的累加后，Sn開(kāi)關(guān)閉合，由F5D相位檢測(cè)器將此時(shí)間量輸出交由后續(xù)電路量化為數(shù)字碼值。在圖三所示電路中，當(dāng)Vsig
(18)和復(fù)位信號(hào)Vrst (18)采樣完畢后即完成八級(jí)時(shí)間累加。其余行時(shí)間累加方式類(lèi)似。
[0034]二、T-D轉(zhuǎn)換階段[0035]時(shí)間累加階段完成后，由ro相位檢測(cè)器輸出特定累加級(jí)數(shù)所對(duì)應(yīng)的時(shí)間脈沖信號(hào)。在時(shí)間脈沖信號(hào)的上升沿，Clk信號(hào)接入第一個(gè)D觸發(fā)器、反相器和計(jì)數(shù)器的輸入端。計(jì)數(shù)器同時(shí)開(kāi)始計(jì)算時(shí)鐘脈沖個(gè)數(shù)。H)相位檢測(cè)器的輸出端接入子TDC的輸入端，作為子TDC的啟動(dòng)信號(hào)。ro相位檢測(cè)器的輸出端接入第一個(gè)D觸發(fā)器的輸入端，作為延遲信號(hào)的啟動(dòng)信號(hào)。反相器的輸出信號(hào)進(jìn)入第二個(gè)D觸發(fā)器的輸入端作為時(shí)鐘脈沖。第二個(gè)D觸發(fā)器的輸出端連接子TDC的輸入端和寄存器的輸入端，作為子TDC的停止信號(hào)和寄存器啟動(dòng)信號(hào)。寄存器存儲(chǔ)計(jì)數(shù)器的脈沖個(gè)數(shù)，完成高位時(shí)間量的高位數(shù)據(jù)轉(zhuǎn)換。子TDC輸出完成時(shí)間量的低位數(shù)據(jù)轉(zhuǎn)換。對(duì)于特定參考時(shí)鐘，計(jì)數(shù)器和子TDC完成各N位數(shù)據(jù)轉(zhuǎn)換。得到最終的2N位數(shù)據(jù)。
[0036]下面以一種應(yīng)用于TD1-CIS的時(shí)域累加器為例，分析其工作原理，詳見(jiàn)下文描述:
[0037]仍以一行時(shí)間累加電路為例進(jìn)行說(shuō)明，參見(jiàn)圖六所示時(shí)序原理圖。第一組S/Η開(kāi)關(guān)閉合，Vsig(Il)和Vrst(Il)分別控制各自壓控延遲線(xiàn)產(chǎn)生相應(yīng)頻率的脈沖，隨后第一組S/Η斷開(kāi)，得到ΛΤ(11)=0。接下來(lái)進(jìn)行第一次累加過(guò)程，第二組S/H閉合，Vsig(12)和Vrst (12)分別控制壓控延遲線(xiàn)產(chǎn)生相應(yīng)頻率的脈沖，隨后第二組S/Η再斷開(kāi)，得到AT(2)=GAV(2)。第二次累加過(guò)程中，第三組S/H閉合，Vsig (13)和Vrst (13)控制壓控延遲線(xiàn)產(chǎn)生相應(yīng)頻率的脈沖，第三組S/Η再斷開(kāi)，得到AT(3) = AT(2)+GAV(3)。依次進(jìn)行8級(jí)累加，假設(shè)得到累加8級(jí)后的時(shí)間為106ns。此時(shí)間量由相位檢測(cè)器輸出并由TDC進(jìn)行轉(zhuǎn)換。
[0038]T-D轉(zhuǎn)換階段包含高位轉(zhuǎn)換和低位轉(zhuǎn)換。elk頻率為100MHz，時(shí)間分辨率為10ns。首先進(jìn)行累加時(shí)間量的高位轉(zhuǎn)換，高位轉(zhuǎn)換進(jìn)行5位數(shù)據(jù)轉(zhuǎn)換，由計(jì)數(shù)器計(jì)算時(shí)鐘脈沖個(gè)數(shù)。106ns由計(jì)數(shù)器計(jì)數(shù)，由于時(shí)間分辨率為10ns，10*10=100ns,所以共計(jì)10個(gè)整數(shù)脈沖，得到的對(duì)應(yīng)碼值為01010，此結(jié)果存儲(chǔ)在寄存器中以便和低位轉(zhuǎn)換結(jié)果相加。
[0039]接下來(lái)進(jìn)行低位轉(zhuǎn)換，低位轉(zhuǎn)換階段進(jìn)行5位數(shù)據(jù)轉(zhuǎn)換。高位轉(zhuǎn)換階段后的時(shí)間余差為106_100=6ns，TDC電路對(duì)此時(shí)間余差進(jìn)行轉(zhuǎn)換。TDC電路中單個(gè)反向器延時(shí)為1ns，啟動(dòng)信號(hào)啟動(dòng)延遲鏈，停止信號(hào)在傳輸6ns的時(shí)間后，由譯碼器記錄各個(gè)觸發(fā)器的狀態(tài)，并輸出5位編碼值。6ns余差轉(zhuǎn)換后的數(shù)字碼為10011。將高位轉(zhuǎn)換階段和低位轉(zhuǎn)換階段得到的數(shù)字碼直接相加，得到最終的10位數(shù)字碼101010011。
[0040]可見(jiàn)，應(yīng)用于TD1-CIS的時(shí)域累加器在保證精度的同時(shí)不僅明顯提升了累加、轉(zhuǎn)換和讀出速度，在使用多列共享讀出電路結(jié)構(gòu)中這一優(yōu)點(diǎn)變的更加突出。
【權(quán)利要求】
1.一種應(yīng)用于TD1-Cis的時(shí)域累加器，包括:像素陣列，其特征是，還包括:采樣保持開(kāi)關(guān)S/H，采樣開(kāi)關(guān)Sn、VCDL壓控延時(shí)線(xiàn)、PD相位檢測(cè)電路、TDC電路、兩個(gè)D觸發(fā)器、三個(gè)反相器、計(jì)數(shù)器和寄存器； 像素陣列曝光信號(hào)和復(fù)位信號(hào)分別與各自的采樣保持開(kāi)關(guān)S/Η —端相連，采樣保持開(kāi)關(guān)S/Η的另一端均和VCDL的控制端相連，模擬信號(hào)的大小決定VCDL的延遲時(shí)間；VCDL的輸出端和下一級(jí)VCDL的輸入端相連，兩個(gè)VCDL完成一次時(shí)間量的累加，完成N級(jí)累加需級(jí)聯(lián)N個(gè)VCDL ;最后一級(jí)的VCDL的輸出端均和米樣開(kāi)關(guān)Sn的一端相連，米樣開(kāi)關(guān)Sn為累加完成開(kāi)關(guān)；Sn的另一端和ro相位檢測(cè)器的一端相連；ro相位檢測(cè)器完成累加時(shí)間量的輸出； 所述PD相位檢測(cè)電路的輸出端和所述TDC電路的輸入端相連，輸出低位有效位；所述PD相位檢測(cè)電路的輸出端和第一個(gè)D觸發(fā)器的輸入端相連，第一個(gè)D觸發(fā)器的輸出端和第二個(gè)D觸發(fā)器的輸入端相連，輸出控制信號(hào)；第二個(gè)D觸發(fā)器的輸出端分別與TDC的輸入端和寄存器的輸入端相連，寄存器輸出低位有效位；時(shí)鐘信號(hào)分別和第一個(gè)D觸發(fā)器的輸入端相連，與計(jì)數(shù)器的輸入端相連，與一個(gè)反相器的輸入端相連，反相器的輸出端和第二個(gè)D觸發(fā)器的輸入端相連；計(jì)數(shù)器的輸出端和寄存器的輸入端相連。
2.如權(quán)利要求1所述的應(yīng)用于TD1-CIS的時(shí)域累加器，其特征是，TDC電路由若干Q觸發(fā)器、放大器、譯碼器構(gòu)成，若干放大器依次串接，每個(gè)放大器的輸出端對(duì)應(yīng)連接一個(gè)Q觸發(fā)器D端，第一個(gè)Q觸發(fā)器的Q端接譯碼器，第二個(gè)Q觸發(fā)器的Q端接譯碼器，其余Q觸發(fā)器依次類(lèi)推，且所有Q觸發(fā)器的時(shí)鐘端連接在一起。
【文檔編號(hào)】H04N5/235GK203608273SQ201320646028
【公開(kāi)日】2014年5月21日 申請(qǐng)日期:2013年10月18日 優(yōu)先權(quán)日:2013年10月18日
【發(fā)明者】徐江濤, 朱昆昆, 姚素英, 高靜, 史再峰 申請(qǐng)人:天津大學(xué)