一種介質(zhì)訪(fǎng)問(wèn)控制器xmacii的制作方法
【專(zhuān)利摘要】本實(shí)用新型公開(kāi)了一種介質(zhì)訪(fǎng)問(wèn)控制器XMACIIACII，包括FIFO控制邏輯、MAC、PCS、寄存器、以太網(wǎng)收發(fā)器、FPGA、時(shí)鐘控制接口；所述FIFO控制邏輯包括發(fā)送FIFO和接收FIFO；MAC包括發(fā)送狀態(tài)機(jī)和接收狀態(tài)機(jī)；PCS包括帶FC-0接口的譯碼/解碼器、帶GMII接口的GMII；寄存器包括管理寄存器和控制接口；時(shí)鐘控制接口與寄存器相連接，寄存器與FIFO控制邏輯和FPGA相連接，F(xiàn)IFO控制邏輯與MAC相連接，MAC與PCS相連接，PCS內(nèi)的帶FC-0接口的8B10BPCS譯碼/解碼器與以太網(wǎng)收發(fā)器相連接，本實(shí)用新型在于：實(shí)現(xiàn)數(shù)據(jù)轉(zhuǎn)換器和各個(gè)器件讀寫(xiě)數(shù)據(jù)的邏輯時(shí)序，提高工作高效率，減少維護(hù)，實(shí)現(xiàn)數(shù)據(jù)的高速傳送。
【專(zhuān)利說(shuō)明】—種介質(zhì)訪(fǎng)問(wèn)控制器XMACI I
【技術(shù)領(lǐng)域】
[0001]本實(shí)用新型涉及一種介質(zhì)訪(fǎng)問(wèn)控制器XMACII，特別涉及一種千實(shí)現(xiàn)路由器的數(shù)據(jù)鏈路層和千兆比以太網(wǎng)間的數(shù)據(jù)傳送介質(zhì)訪(fǎng)問(wèn)控制器XMACII。
【背景技術(shù)】
[0002]隨著寬帶網(wǎng)絡(luò)的普及和網(wǎng)絡(luò)應(yīng)用的多業(yè)務(wù)需求，特別是基于視頻多媒體等的大流量網(wǎng)絡(luò)業(yè)務(wù)的增多，傳統(tǒng)的路由器越來(lái)越成為高速網(wǎng)絡(luò)的瓶頸。由于路由器各個(gè)端口之間是通過(guò)共享總線(xiàn)相連，路由器的端口速率比較低，因而限制了轉(zhuǎn)發(fā)IP分組的能力。傳統(tǒng)的路由器在運(yùn)行路由協(xié)議、維護(hù)路由表等方面都難以滿(mǎn)足現(xiàn)代IP通信網(wǎng)絡(luò)的要求。
[0003]對(duì)于實(shí)現(xiàn)路由器的數(shù)據(jù)鏈路層和千兆比以太網(wǎng)間的數(shù)據(jù)傳送，數(shù)據(jù)的傳輸，需要數(shù)據(jù)轉(zhuǎn)換器，為了不出現(xiàn)大量丟包情況，還需要滿(mǎn)足各個(gè)器件讀寫(xiě)數(shù)據(jù)的邏輯時(shí)序，不得不外連多個(gè)設(shè)備，不僅會(huì)增加實(shí)現(xiàn)數(shù)據(jù)傳送的連路，而且很容易因錯(cuò)接而實(shí)現(xiàn)不了路由器的數(shù)據(jù)鏈路層和千兆比以太網(wǎng)間的數(shù)據(jù)傳送，從而增加維護(hù)工作量，降低工作準(zhǔn)備效率。

【發(fā)明內(nèi)容】

[0004]本實(shí)用新型針對(duì)現(xiàn)有技術(shù)的不足之處，提供了一種介質(zhì)訪(fǎng)問(wèn)控制器XMACIIdfW太網(wǎng)收發(fā)器和FPGA集成到介質(zhì)訪(fǎng)問(wèn)控制器中，實(shí)現(xiàn)數(shù)據(jù)轉(zhuǎn)換器和各個(gè)器件讀寫(xiě)數(shù)據(jù)的邏輯時(shí)序，提高工作高效率，減少維護(hù)，實(shí)現(xiàn)數(shù)據(jù)的高速傳送。
[0005]為實(shí)現(xiàn)上述目的，本實(shí)用新型采用的技術(shù)方案是:
[0006]一種介質(zhì)訪(fǎng)問(wèn)控制器XMACIIACII，其特征在于:包括FIFO控制邏輯、MAC、PCS、寄存器、以太網(wǎng)收發(fā)器、FPGA、時(shí)鐘控制接口 ；所述FIFO控制邏輯包括發(fā)送FIFO和接收FIFO ；MAC包括發(fā)送狀態(tài)機(jī)和接收狀態(tài)機(jī)；PCS包括帶FC-O接口的譯碼/解碼器、帶GMII接口的GMII ;寄存器包括管理寄存器和控制接口 ；
[0007]時(shí)鐘控制接口與寄存器相連接，寄存器與FIFO控制邏輯和FPGA相連接，F(xiàn)IFO控制邏輯與MAC相連接，MAC與PCS相連接，PCS內(nèi)的帶FC-O接口的8B10BPCS譯碼/解碼器與以太網(wǎng)收發(fā)器相連接。
[0008]作為優(yōu)選，所述介質(zhì)訪(fǎng)問(wèn)控制器XMACII通過(guò)240引腳的PQFP封裝。
[0009]作為優(yōu)選，所述FIFO控制邏輯包括32位數(shù)據(jù)寬度的8KB接收FIFO和4KB發(fā)送FIFO。
[0010]作為優(yōu)選，所述帶FC-O接口的譯碼/解碼器為SB或10B譯碼/解碼器。
[0011]作為優(yōu)選，所述FPGA包括發(fā)送數(shù)據(jù)模塊和接收數(shù)據(jù)模塊，兩個(gè)模塊相獨(dú)立。
[0012]與現(xiàn)有技術(shù)相比，本實(shí)用新型的優(yōu)點(diǎn)在于:
[0013]1、在介質(zhì)訪(fǎng)問(wèn)控制器XMACIIACI中集成有以太網(wǎng)收發(fā)器，實(shí)現(xiàn)數(shù)據(jù)接收和發(fā)送時(shí)的轉(zhuǎn)換；
[0014]2、在介質(zhì)訪(fǎng)問(wèn)控制器XMACIIACI中集成有FPGA，實(shí)現(xiàn)路由器側(cè)高層設(shè)備、千兆比以太網(wǎng)介質(zhì)訪(fǎng)問(wèn)控制器XMACII內(nèi)大容量FIFO間數(shù)據(jù)傳送的邏輯控制，防止了數(shù)據(jù)的丟包。【專(zhuān)利附圖】

【附圖說(shuō)明】
[0015]圖I為本實(shí)用新型的結(jié)構(gòu)示意圖。
【具體實(shí)施方式】
[0016]下面結(jié)合附圖對(duì)本實(shí)用新型作進(jìn)一步說(shuō)明。
[0017]一種介質(zhì)訪(fǎng)問(wèn)控制器XMACIIACII，包括FIFO控制邏輯、MAC、PCS、寄存器、以太網(wǎng)收發(fā)器、FPGA,時(shí)鐘控制接口 ；所述FIFO控制邏輯包括發(fā)送FIFO和接收FIFO ；MAC包括發(fā)送狀態(tài)機(jī)和接收狀態(tài)機(jī)；PCS包括帶FC-O接口的譯碼/解碼器、帶GMII接口的GMII ;寄存器包括管理寄存器和控制接口；
[0018]時(shí)鐘控制接口與寄存器相連接，寄存器與FIFO控制邏輯和FPGA相連接，F(xiàn)IFO控制邏輯與MAC相連接，MAC與PCS相連接，PCS內(nèi)的帶FC-O接口的8B10BPCS譯碼/解碼器與以太網(wǎng)收發(fā)器相連接。
[0019]光纖介質(zhì)的千兆比以太網(wǎng)中廣播的數(shù)據(jù)流經(jīng)過(guò)光纖通道接口后的串行數(shù)據(jù)必須先通過(guò)千兆比以太網(wǎng)收發(fā)器(又稱(chēng)Serdes，并行轉(zhuǎn)換器）轉(zhuǎn)化為并行的10位編碼數(shù)據(jù)才能送往XMACII的FC-O接口 ；XMACII的FC-O接口送出的IObit編碼數(shù)據(jù)也要先經(jīng)過(guò)Serdes轉(zhuǎn)換為10倍波特率的數(shù)據(jù)流，再經(jīng)光纖通道接口向以太網(wǎng)廣播。所以將以太網(wǎng)收發(fā)器集成到介質(zhì)訪(fǎng)問(wèn)控制器XMACIIACII中；而千兆比以太網(wǎng)的數(shù)據(jù)傳輸速率很高，最高數(shù)據(jù)速率能達(dá)到1.25Gb/s。而數(shù)據(jù)鏈路層處理分組的速度相對(duì)較慢，因而會(huì)在突發(fā)大量數(shù)據(jù)（databursting)時(shí)數(shù)據(jù)難以及時(shí)處理，出現(xiàn)大量丟包。雖然介質(zhì)訪(fǎng)問(wèn)控制器中集成了接收和發(fā)送FIFO以進(jìn)行數(shù)據(jù)緩沖，但介質(zhì)訪(fǎng)問(wèn)控制器XMACII的內(nèi)部FIFO容易仍然較小。為避免因數(shù)據(jù)鏈路層來(lái)不及處理數(shù)據(jù)而大量丟包的情況，在介質(zhì)訪(fǎng)問(wèn)控制器XMACII上集成了 FPGA，作為數(shù)據(jù)緩沖。
[0020]發(fā)送數(shù)據(jù)模塊處理路由器側(cè)高層設(shè)備發(fā)送的數(shù)據(jù)，將其鎖存一個(gè)周期送入外接FIF0，并控制其以正確的時(shí)序從FIFO中讀出并送入XMACII。將數(shù)據(jù)鎖存一個(gè)時(shí)鐘周期的原因是考慮到由路側(cè)發(fā)送的數(shù)據(jù)如果直接寫(xiě)入FIF0，對(duì)控制信號(hào)的判決會(huì)有相當(dāng)嚴(yán)格的要求以致實(shí)現(xiàn)時(shí)難以達(dá)到。故將數(shù)據(jù)鎖存一次以方便控制邏輯的判決和驅(qū)動(dòng)。另外還需要在數(shù)據(jù)寫(xiě)入FIFO時(shí)由計(jì)數(shù)器累加得到每一個(gè)數(shù)據(jù)幀的長(zhǎng)度，以便在數(shù)據(jù)讀出時(shí)能確定每一個(gè)數(shù)據(jù)幀的邊界。FIFO中每一個(gè)數(shù)據(jù)幀的長(zhǎng)度按順序存放于FPGA內(nèi)部用軟件實(shí)現(xiàn)的一個(gè)FIFO中。具體過(guò)程：當(dāng)一個(gè)數(shù)據(jù)幀整個(gè)寫(xiě)入外接FIFO后，累加計(jì)數(shù)得到該數(shù)據(jù)幀的字節(jié)數(shù)也同時(shí)寫(xiě)入了 FPGA內(nèi)部的FIFO ;而當(dāng)數(shù)據(jù)幀即將從FIFO中讞出時(shí)，該幀的字節(jié)數(shù)首先從FPGA的內(nèi)部FIFO中讀出，讀幀數(shù)據(jù)的同時(shí)該字節(jié)數(shù)相應(yīng)遞減，至零為止，一個(gè)數(shù)據(jù)幀被整個(gè)讀出，如此反復(fù)進(jìn)行。
[0021]接收數(shù)據(jù)模塊處理XMACII接收的數(shù)據(jù)，同樣將其鎖存一個(gè)時(shí)鐘周期后送入FIFO中，由路由器側(cè)高層設(shè)備將數(shù)據(jù)從FIFO中讀出。在數(shù)據(jù)寫(xiě)入FIFO時(shí)仍需記錄每一個(gè)數(shù)據(jù)幀的長(zhǎng)度，路由器側(cè)讀取數(shù)據(jù)的時(shí)候一次讀出整個(gè)數(shù)據(jù)幀。具體實(shí)現(xiàn)與發(fā)送模塊類(lèi)似。由于XMACII寫(xiě)入FIFO時(shí)的數(shù)據(jù)寬度為32位，而路由器側(cè)高層設(shè)置讀取FIFO時(shí)的數(shù)據(jù)寬度是16位，因而在數(shù)據(jù)幀的字節(jié)計(jì)數(shù)時(shí)應(yīng)有相應(yīng)的處理。
[0022]以上結(jié)合附圖對(duì)本實(shí)用新型的一種介質(zhì)訪(fǎng)問(wèn)控制器XMACII進(jìn)行了解釋?zhuān)潜緦?shí)用新型的保護(hù)范圍不局限于此，凡基于以上實(shí)施例所作出的改動(dòng)或變形均屬于本實(shí)用新型要求保護(hù)的范圍。
【權(quán)利要求】
1.一種介質(zhì)訪(fǎng)問(wèn)控制器XMACIIACII，其特征在于:包括FIFO控制邏輯、MAC、PCS、寄存器、以太網(wǎng)收發(fā)器、FPGA、時(shí)鐘控制接口 ；所述FIFO控制邏輯包括發(fā)送FIFO和接收FIFO ；MAC包括發(fā)送狀態(tài)機(jī)和接收狀態(tài)機(jī)；PCS包括帶FC-O接口的譯碼/解碼器、帶GMII接口的GMII ;寄存器包括管理寄存器和控制接口 ； 時(shí)鐘控制接口與寄存器相連接，寄存器與FIFO控制邏輯和FPGA相連接，F(xiàn)IFO控制邏輯與MAC相連接，MAC與PCS相連接，PCS內(nèi)的帶FC-O接口的8B10BPCS譯碼/解碼器與以太網(wǎng)收發(fā)器相連接。
2.根據(jù)權(quán)利要求1所述的一種介質(zhì)訪(fǎng)問(wèn)控制器XMACIIACII，其特征在于:所述介質(zhì)訪(fǎng)問(wèn)控制器XMACII通過(guò)240引腳的PQFP封裝。
3.根據(jù)權(quán)利要求1所述的一種介質(zhì)訪(fǎng)問(wèn)控制器XMACIIACII，其特征在于:所述FIFO控制邏輯包括32位數(shù)據(jù)寬度的8KB接收FIFO和4KB發(fā)送FIFO。
4.根據(jù)權(quán)利要求1所述的一種介質(zhì)訪(fǎng)問(wèn)控制器XMACIIACII，其特征在于:所述帶FC-O接口的譯碼/解碼器為8B或IOB譯碼/解碼器。
5.根據(jù)權(quán)利要求1所述的一種介質(zhì)訪(fǎng)問(wèn)控制器XMACIIACII，其特征在于:所述FPGA包括發(fā)送數(shù)據(jù)模塊和接收數(shù)據(jù)模塊，兩個(gè)模塊相獨(dú)立。
【文檔編號(hào)】H04L29/06GK203574689SQ201320748038
【公開(kāi)日】2014年4月30日 申請(qǐng)日期:2013年11月25日 優(yōu)先權(quán)日:2013年11月25日
【發(fā)明者】韓毅 申請(qǐng)人:成都兆益科技發(fā)展有限責(zé)任公司