Dpd實(shí)現(xiàn)方法和系統(tǒng)的制作方法
【專利摘要】本發(fā)明公開(kāi)一種DPD實(shí)現(xiàn)方法和系統(tǒng)，所述方法包括：抓取功放輸入信號(hào)和功放輸出信號(hào)；根據(jù)預(yù)失真多項(xiàng)式，通過(guò)FPGA將抓取的功放輸入信號(hào)和功放輸出信號(hào)轉(zhuǎn)換為自相關(guān)矩陣和互相關(guān)矩陣，其中，所述互相關(guān)矩陣為所述自相關(guān)矩陣與預(yù)失真系數(shù)的乘積；根據(jù)所述自相關(guān)矩陣和所述互相關(guān)矩陣，求解出所述預(yù)失真系數(shù)，并將所述預(yù)失真系數(shù)發(fā)送至所述FPGA；所述FPGA根據(jù)所述預(yù)失真系數(shù)，對(duì)輸入信號(hào)進(jìn)行預(yù)失真處理。實(shí)施本發(fā)明的方法和系統(tǒng)，所述FPFA的使用，使得在功率變化后能快速完成DPD系數(shù)更新，從而有效的防止因功率、頻點(diǎn)變化導(dǎo)致互調(diào)長(zhǎng)時(shí)間惡化，可極大地提高通信質(zhì)量和功放效率。
【專利說(shuō)明】DPD實(shí)現(xiàn)方法和系統(tǒng)
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及通信【技術(shù)領(lǐng)域】，特別是涉及一種Dro實(shí)現(xiàn)方法和系統(tǒng)。
【背景技術(shù)】
[0002]在通信技術(shù)中，數(shù)字預(yù)失真(Dro)由于成本低、生產(chǎn)方便、功放效率高等優(yōu)點(diǎn)逐步成為通信系統(tǒng)線性化技術(shù)的主流。而在實(shí)際通信中運(yùn)營(yíng)商會(huì)根據(jù)話務(wù)量或者干擾來(lái)調(diào)整載波數(shù)量和載波頻點(diǎn)，當(dāng)載波數(shù)量發(fā)生變化時(shí)功率就會(huì)發(fā)生變化，功率變化前的預(yù)失真系數(shù)不適應(yīng)功率變化后的Dro對(duì)消，會(huì)導(dǎo)致Dro對(duì)消惡化。
[0003]但是，在實(shí)際通信中經(jīng)常會(huì)發(fā)生功率和頻點(diǎn)變化，而現(xiàn)有的Dro技術(shù)更新系數(shù)都較慢，無(wú)法跟上功率變化速度，因此會(huì)導(dǎo)致Dro處于沒(méi)有對(duì)消的狀態(tài)，嚴(yán)重影響通信質(zhì)量。

【發(fā)明內(nèi)容】

[0004]基于此，有必要針對(duì)現(xiàn)有的Dro技術(shù)更新系數(shù)都較慢，會(huì)導(dǎo)致Dro處于沒(méi)有對(duì)消的狀態(tài)，影響通信質(zhì)量的問(wèn)題，提供一種Dro實(shí)現(xiàn)方法和系統(tǒng)。
[0005]一種Dro實(shí)現(xiàn)方法，包括以下步驟:
[0006]抓取功放輸入信號(hào)和功放輸出信號(hào)；
[0007]根據(jù)預(yù)失真多項(xiàng)式，通過(guò)FPGA將抓取的功放輸入信號(hào)和功放輸出信號(hào)轉(zhuǎn)換為自相關(guān)矩陣和互相關(guān)矩陣，其中，所述互相關(guān)矩陣為所述自相關(guān)矩陣與預(yù)失真系數(shù)的乘積；
[0008]根據(jù)所述自相關(guān)矩陣和所述互相關(guān)矩陣，求解出所述預(yù)失真系數(shù)，并將所述預(yù)失真系數(shù)發(fā)送至所述FPGA ;
[0009]所述FPGA根據(jù)所述預(yù)失真系數(shù)，對(duì)輸入信號(hào)進(jìn)行預(yù)失真處理。
[0010]一種DH)實(shí)現(xiàn)系統(tǒng)，包括FPGA、微處理器、數(shù)據(jù)抓取模塊和數(shù)據(jù)接口，所述FPGA和所述數(shù)據(jù)抓取模塊分別通過(guò)所述數(shù)據(jù)接口與所述微處理器連接，其中:
[0011]所述數(shù)據(jù)抓取模塊，用于抓取功放輸入信號(hào)和功放輸出信號(hào)；
[0012]所述微處理器，用于根據(jù)所述預(yù)失真多項(xiàng)式，將抓取的功放輸出信號(hào)轉(zhuǎn)換為多項(xiàng)式系數(shù)矩陣，并發(fā)送至所述FPGA，其中，所述多項(xiàng)式系數(shù)矩陣與預(yù)失真系數(shù)的乘積為所述功放輸入信號(hào)；
[0013]所述FPGA，用于將抓取的功放輸入信號(hào)和所述多項(xiàng)式矩陣轉(zhuǎn)換為自相關(guān)矩陣和互相關(guān)矩陣，并發(fā)送至微處理器，其中，所述互相關(guān)矩陣為所述自相關(guān)矩陣與預(yù)失真系數(shù)的乘積；
[0014]所述微處理器，還用于根據(jù)所述自相關(guān)矩陣和所述互相關(guān)矩陣，求解出所述預(yù)失真系數(shù)，并將所述預(yù)失真系數(shù)發(fā)送至所述FPGA ；
[0015]所述FPGA，還用于根據(jù)所述預(yù)失真系數(shù)，對(duì)輸入信號(hào)進(jìn)行預(yù)失真處理。
[0016]上述DH)實(shí)現(xiàn)方法和系統(tǒng)，通過(guò)FPGA將抓取的功放輸入信號(hào)和功放輸出信號(hào)轉(zhuǎn)換為自相關(guān)矩陣和互相關(guān)矩陣，根據(jù)所述自相關(guān)矩陣和所述互相關(guān)矩陣求解出所述預(yù)失真系數(shù)，并將所述預(yù)失真系數(shù)發(fā)送至所述FPGA，根據(jù)所述預(yù)失真系數(shù)，再通過(guò)所述FPGA對(duì)輸入信號(hào)進(jìn)行預(yù)失真處理，所述FPFA的使用，使得在功率變化后能快速完成DH)系數(shù)更新，從而有效的防止因功率、頻點(diǎn)變化導(dǎo)致互調(diào)長(zhǎng)時(shí)間惡化，可極大地提高通信質(zhì)量和功放效率。
【專利附圖】

【附圖說(shuō)明】
[0017]圖1是本發(fā)明Dro實(shí)現(xiàn)方法第一實(shí)施方式的流程示意圖；
[0018]圖2是本發(fā)明Dro實(shí)現(xiàn)方法第二實(shí)施方式的流程示意圖；
[0019]圖3是本發(fā)明Dro實(shí)現(xiàn)系統(tǒng)第一實(shí)施方式的結(jié)構(gòu)示意圖；
[0020]圖4是本發(fā)明Dro實(shí)現(xiàn)系統(tǒng)第二實(shí)施方式的結(jié)構(gòu)示意圖。
【具體實(shí)施方式】
[0021]請(qǐng)參閱圖1，圖1是本發(fā)明Dro實(shí)現(xiàn)方法第一實(shí)施方式的流程示意圖。
[0022]本實(shí)施方式的所述Dro實(shí)現(xiàn)方法包括以下步驟:
[0023]步驟101，抓取功放輸入信號(hào)和功放輸出信號(hào)。
[0024]步驟102，根據(jù)預(yù)失真多項(xiàng)式，通過(guò)FPGA將抓取的功放輸入信號(hào)和功放輸出信號(hào)轉(zhuǎn)換為自相關(guān)矩陣和互相關(guān)矩陣，其中，所述互相關(guān)矩陣為所述自相關(guān)矩陣與預(yù)失真系數(shù)的乘積。
[0025]步驟103，根據(jù)所述自相關(guān)矩陣和所述互相關(guān)矩陣，求解出所述預(yù)失真系數(shù)，并將所述預(yù)失真系數(shù)發(fā)送至所述FPGA。
[0026]步驟104，所述FPGA根據(jù)所述預(yù)失真系數(shù)，對(duì)輸入信號(hào)進(jìn)行預(yù)失真處理。
[0027]本實(shí)施方式所述的DH)實(shí)現(xiàn)方法，通過(guò)FPGA將抓取的功放輸入信號(hào)和功放輸出信號(hào)轉(zhuǎn)換為自相關(guān)矩陣和互相關(guān)矩陣，根據(jù)所述自相關(guān)矩陣和所述互相關(guān)矩陣求解出所述預(yù)失真系數(shù)，并將所述預(yù)失真系數(shù)發(fā)送至所述FPGA，根據(jù)所述預(yù)失真系數(shù)，再通過(guò)所述FPGA對(duì)輸入信號(hào)進(jìn)行預(yù)失真處理，所述FPFA的使用，使得在功率變化后能快速完成DH)系數(shù)更新，從而有效的防止因功率、頻點(diǎn)變化導(dǎo)致互調(diào)長(zhǎng)時(shí)間惡化，可極大地提高通信質(zhì)量和功放效率。
[0028]其中，對(duì)于步驟101，所述功放輸入信號(hào)優(yōu)選地為預(yù)失真處理后、進(jìn)行數(shù)模轉(zhuǎn)換前的用于輸入功放設(shè)備的信號(hào)，所述功放輸出信號(hào)優(yōu)選地為由功放設(shè)備輸出且經(jīng)模數(shù)轉(zhuǎn)換后的功放輸出信號(hào)。
[0029]優(yōu)選地，可連續(xù)抓取所述功放輸入信號(hào)和所述功放輸出信號(hào)，還可在預(yù)設(shè)時(shí)間點(diǎn)或時(shí)間段抓取所述功放輸入信號(hào)和所述功放輸出信號(hào)。抓取所述功放輸入信號(hào)和所述功放輸出信號(hào)的優(yōu)選地可以FPGA。
[0030]在一個(gè)實(shí)施例中，所述抓取功放輸入信號(hào)和功放輸出信號(hào)的步驟包括以下步驟:
[0031]從功放輸入信號(hào)中挑選幅度高于門(mén)限閾值的信號(hào)為抓取的功放輸入信號(hào)；
[0032]若抓取的功放輸入信號(hào)的總點(diǎn)數(shù)小于挑數(shù)閾值，則重新抓取功放輸入信號(hào)和功放輸出信號(hào)。
[0033]對(duì)于步驟102，所述FPGA優(yōu)選地可從所述微處理器接收所述功放輸入信號(hào)。也可從本領(lǐng)域慣用的其他器件中獲取所述功放輸入信號(hào)。
[0034]在一個(gè)實(shí)施例中，所述根據(jù)預(yù)失真多項(xiàng)式，通過(guò)FPGA將抓取的功放輸入信號(hào)和功放輸出信號(hào)轉(zhuǎn)換為自相關(guān)矩陣和互相關(guān)矩陣的步驟包括以下步驟:[0035]微處理器根據(jù)所述預(yù)失真多項(xiàng)式，將抓取的功放輸出信號(hào)轉(zhuǎn)換為多項(xiàng)式系數(shù)矩陣，并發(fā)送至FPGA，其中，所述多項(xiàng)式系數(shù)矩陣與預(yù)失真系數(shù)的乘積為所述功放輸入信號(hào)。
[0036]所述FPGA，將抓取的功放輸入信號(hào)和所述多項(xiàng)式矩陣轉(zhuǎn)換為自相關(guān)矩陣和互相關(guān)矩陣，并發(fā)送至微處理器，其中，所述互相關(guān)矩陣為所述自相關(guān)矩陣與預(yù)失真系數(shù)的乘積。
[0037]在另一個(gè)實(shí)施例中，所述根據(jù)預(yù)失真多項(xiàng)式，通過(guò)FPGA將抓取的功放輸入信號(hào)和功放輸出信號(hào)轉(zhuǎn)換為自相關(guān)矩陣和互相關(guān)矩陣的步驟包括以下步驟:
[0038]微處理器根據(jù)如下所述預(yù)失真多項(xiàng)式，將抓取的功放輸出信號(hào)轉(zhuǎn)換為如下所述的多項(xiàng)式系數(shù)矩陣，并發(fā)送至所述FPGA，其中，所述多項(xiàng)式系數(shù)矩陣與預(yù)失真系數(shù)的乘積為所述輸入信號(hào):
【權(quán)利要求】
1.一種Dro實(shí)現(xiàn)方法，其特征在于，包括以下步驟: 抓取功放輸入信號(hào)和功放輸出信號(hào)； 根據(jù)預(yù)失真多項(xiàng)式，通過(guò)FPGA將抓取的功放輸入信號(hào)和功放輸出信號(hào)轉(zhuǎn)換為自相關(guān)矩陣和互相關(guān)矩陣，其中，所述互相關(guān)矩陣為所述自相關(guān)矩陣與預(yù)失真系數(shù)的乘積； 根據(jù)所述自相關(guān)矩陣和所述互相關(guān)矩陣，求解出所述預(yù)失真系數(shù)，并將所述預(yù)失真系數(shù)發(fā)送至所述FPGA ； 所述FPGA根據(jù)所述預(yù)失真系數(shù)，對(duì)輸入信號(hào)進(jìn)行預(yù)失真處理。
2.根據(jù)權(quán)利要求1所述的DH)實(shí)現(xiàn)方法，其特征在于，所述抓取功放輸入信號(hào)和功放輸出信號(hào)的步驟包括以下步驟: 從功放輸入信號(hào)中挑選幅度高于門(mén)限閾值的信號(hào)為抓取的功放輸入信號(hào)； 若抓取的功放輸入信號(hào)的總點(diǎn)數(shù)小于挑數(shù)閾值，則重新抓取功放輸入信號(hào)和功放輸出信號(hào)。
3.根據(jù)權(quán)利要求2所述的DH)實(shí)現(xiàn)方法，其特征在于，在所述抓取功放輸入信號(hào)和功放輸出信號(hào)的步驟之前，還包括以下步驟: 連續(xù)獲取輸入信號(hào)； 通過(guò)CORDIC算法將獲取的輸入信號(hào)的復(fù)數(shù)部分轉(zhuǎn)換為對(duì)應(yīng)的幅度； 對(duì)轉(zhuǎn)換后的信號(hào)的幅度分布進(jìn)行統(tǒng)計(jì)； 根據(jù)信號(hào)的幅度分布進(jìn)行峰值密度統(tǒng)計(jì)，計(jì)算出所述門(mén)限閾值； 統(tǒng)計(jì)預(yù)設(shè)時(shí)間段內(nèi)的輸入信號(hào)中大于所述門(mén)限閾值的點(diǎn)數(shù)為所述挑數(shù)閾值。
4.根據(jù)權(quán)利要求1至3中任意一項(xiàng)所述的DH)實(shí)現(xiàn)方法，其特征在于，所述根據(jù)預(yù)失真多項(xiàng)式，通過(guò)FPGA將抓取的功放輸入信號(hào)和功放輸出信號(hào)轉(zhuǎn)換為自相關(guān)矩陣和互相關(guān)矩陣的步驟包括以下步驟: 微處理器根據(jù)如下所述預(yù)失真多項(xiàng)式，將抓取的功放輸出信號(hào)轉(zhuǎn)換為如下所述的多項(xiàng)式系數(shù)矩陣，并發(fā)送至所述FPGA，其中，所述多項(xiàng)式系數(shù)矩陣與預(yù)失真系數(shù)的乘積為所述輸入信號(hào):
K L Z (?) = X X ?*/>'(? - 0|j(n - n| 1 ;

k = I I= O
odd
Z = Ua ；
Z= [z(0), z(l),…，Z (N-1) ]τ ；
U — [U10, U30,..., Uko,......，U1L, U2l,...，Ukl]；
Ukl = [ukl (O), ukl(l),......，ukl (N-1) ]τ ；
ukl (η) = y (η-1) y(n-l)丨卜1 ； 其中，Z為輸入信號(hào)矩陣，ζ (η)為功放輸入信號(hào)，y (η-l)為功放輸出信號(hào)，akl為預(yù)失真系數(shù)，k為多項(xiàng)式階數(shù)，I為記憶深度，K為最大多項(xiàng)式階數(shù)，L為最大記憶深度，n=l，2，…N, N為挑數(shù)總點(diǎn)數(shù)，a為預(yù)失真系數(shù)，U為所述多項(xiàng)式系數(shù)矩陣； 所述FPGA根據(jù)如下所述公式，將所述多項(xiàng)式矩陣和抓取的功放輸入信號(hào)轉(zhuǎn)換為所述自相關(guān)矩陣和所述互相關(guān)矩陣，并發(fā)送至所述微處理器:
UHUa = UhZ ； 其中，UhU為所述自相關(guān)矩陣，UhZ為所述互相關(guān)矩陣，Uh為U的轉(zhuǎn)置共軛矩陣。
5.根據(jù)權(quán)利要求4所述的Dro實(shí)現(xiàn)方法，其特征在于，所述根據(jù)所述自相關(guān)矩陣和所述互相關(guān)矩陣，求解出所述預(yù)失真系數(shù)的步驟包括以下步驟: 所述微處理器根據(jù)所述自相關(guān)矩陣和所述互相關(guān)矩陣，獲取以下方程組的最小二乘解，生成所述預(yù)失真系數(shù)，并發(fā)送至所述FPGA:
UHUa = UhZ0
6.一種Dro實(shí)現(xiàn)系統(tǒng)，其特征在于，包括FPGA、微處理器、數(shù)據(jù)抓取模塊和數(shù)據(jù)接口，所述FPGA和所述數(shù)據(jù)抓取模塊分別通過(guò)所述數(shù)據(jù)接口與所述微處理器連接，其中: 所述數(shù)據(jù)抓取模塊，用于抓取功放輸入信號(hào)和功放輸出信號(hào)； 所述微處理器，用于根據(jù)所述預(yù)失真多項(xiàng)式，將抓取的功放輸出信號(hào)轉(zhuǎn)換為多項(xiàng)式系數(shù)矩陣，并發(fā)送至所述FPGA，其中，所述多項(xiàng)式系數(shù)矩陣與預(yù)失真系數(shù)的乘積為所述功放輸入信號(hào)； 所述FPGA，用于將抓取的功放輸入信號(hào)和所述多項(xiàng)式矩陣轉(zhuǎn)換為自相關(guān)矩陣和互相關(guān)矩陣，并發(fā)送至微處理器，其中，所述互相關(guān)矩陣為所述自相關(guān)矩陣與預(yù)失真系數(shù)的乘積；所述微處理器，還用于根據(jù)所述自相關(guān)矩陣和所述互相關(guān)矩陣，求解出所述預(yù)失真系數(shù)，并將所述預(yù)失真系數(shù)發(fā)送至所述FPGA ； 所述FPGA，還用于根據(jù)所述預(yù)失真系數(shù)，對(duì)輸入信號(hào)進(jìn)行預(yù)失真處理。
7.根據(jù)權(quán)利要求6所述的DH)實(shí)現(xiàn)系統(tǒng)，其特征在于，所述數(shù)據(jù)抓取模塊還用于: 從功放輸入信號(hào)中挑選幅度高于門(mén)限閾值的信號(hào)為抓取的功放輸入信號(hào)； 若抓取的功放輸入信號(hào)的總點(diǎn)數(shù)小于挑數(shù)閾值，則重新抓取功放輸入信號(hào)和功放輸出信號(hào)。
8.根據(jù)權(quán)利要求7所述的DH)實(shí)現(xiàn)系統(tǒng)，其特征在于，還包括預(yù)處理模塊，用于: 連續(xù)獲取輸入信號(hào)； 通過(guò)CORDIC算法將獲取的輸入信號(hào)的復(fù)數(shù)部分轉(zhuǎn)換為對(duì)應(yīng)的幅度； 對(duì)轉(zhuǎn)換后的信號(hào)的幅度分布進(jìn)行統(tǒng)計(jì)； 根據(jù)信號(hào)的幅度分布進(jìn)行峰值密度統(tǒng)計(jì)，計(jì)算出所述門(mén)限閾值； 統(tǒng)計(jì)預(yù)設(shè)時(shí)間段內(nèi)的輸入信號(hào)中大于所述門(mén)限閾值的點(diǎn)數(shù)為所述挑數(shù)閾值。
9.根據(jù)權(quán)利要求6至8中任意一項(xiàng)所述的DH)實(shí)現(xiàn)系統(tǒng)，其特征在于: 所述微處理器還用于根據(jù)如下所述預(yù)失真多項(xiàng)式，將抓取的功放輸出信號(hào)轉(zhuǎn)換為如下所述多項(xiàng)式系數(shù)矩陣，并發(fā)送至所述FPGA，其中，所述多項(xiàng)式系數(shù)矩陣與預(yù)失真系數(shù)的乘積為所述輸入信號(hào):
10.根據(jù)權(quán)利要求9所述的DPD實(shí)現(xiàn)系統(tǒng)，其特征在于，所述微處理器進(jìn)一步還用于根據(jù)所述自相關(guān)矩陣和所述互相關(guān)矩陣，獲取以下方程組的最小二乘解，生成所述預(yù)失真系數(shù)，并發(fā)送至所述FPGA:
UHUa = UhZ0
【文檔編號(hào)】H04L25/49GK103957179SQ201410136651
【公開(kāi)日】2014年7月30日 申請(qǐng)日期:2014年4月4日 優(yōu)先權(quán)日:2014年4月4日
【發(fā)明者】陳盛福, 蘇慧君, 唐永軍 申請(qǐng)人:京信通信系統(tǒng)（中國(guó)）有限公司