一種長偽碼快速捕獲方法
【專利摘要】本發(fā)明提出了一種長偽碼的快速捕獲方法。利用本地偽碼序列取值為±1的特性，將復(fù)雜的乘法運算轉(zhuǎn)換成簡單的加減法運算，并采用多層疊加的方式，進一步減少了加減法的運算量，能夠利用較少的系統(tǒng)資源，較小的運算量，較短的運算時間實現(xiàn)長偽碼的捕獲。該方法解決了擴頻通信領(lǐng)域偽碼捕獲時捕獲時間和系統(tǒng)資源占用相矛盾的問題，為擴頻通信領(lǐng)域里偽碼快速捕獲問題提供了一種新的解決方案，具有較好的實用價值。
【專利說明】一種長偽碼快速捕獲方法

【技術(shù)領(lǐng)域】
[0001]本發(fā)明創(chuàng)建了一種長偽碼的快速捕獲方法一多層疊加法，可以以較短的時間，較少的運算量以及較少的系統(tǒng)資源實現(xiàn)對長偽碼的快速捕獲。

【背景技術(shù)】
[0002]擴頻通信系統(tǒng)比常規(guī)的通信系統(tǒng)具有強的多的抗人為干擾，抗窄帶干擾、抗多徑干擾的能力。此外，還具有信息隱蔽、較低的空間無線電波“通量密度”及多址保密通信等優(yōu)點。因此得到了廣泛應(yīng)用。擴頻碼的同步問題是擴頻通信系統(tǒng)中一項重點和難點問題。擴頻碼的同步，分為兩步來實現(xiàn):首先是捕獲階段，調(diào)整和選擇本地擴頻碼序列，使它與接收到的擴頻碼序列相位保持在一個碼元寬度內(nèi)；然后是跟蹤階段，使本地擴頻碼序列的相位一直跟蹤接收到的擴頻碼相位變化，且一直保持在一個碼片內(nèi)。
[0003]建立捕獲是實現(xiàn)同步的首要工作，只有PN碼實現(xiàn)了真正的捕獲，才能進行數(shù)據(jù)的正確接收。如果進入了假同步，則跟蹤環(huán)不能跟蹤接收到的PN碼序列，接收機必須重回捕獲模式。因此，一個可靠、有效的捕獲方法對于擴頻系統(tǒng)是必要的；同時，快速、可靠的PN碼捕獲，能夠使得擴頻系統(tǒng)應(yīng)用到更加苛刻的環(huán)境中。目前對偽捕獲的研究主要集中在對周期較長的偽碼實現(xiàn)捕獲的問題上，也就是快速捕獲的問題。常用的偽碼捕獲方法主要有并行捕獲法、滑動捕獲法、以前采用的主要是串行捕獲方法，這種方案實現(xiàn)簡單，但捕獲速度不能滿足要求；現(xiàn)在大規(guī)模集成電路的應(yīng)用使并行捕獲方案成為可能，但是系統(tǒng)的復(fù)雜度很高，因此研究能使偽碼捕獲時間性能和系統(tǒng)復(fù)雜度折衷的方案具有重要意義。


【發(fā)明內(nèi)容】

[0004]本發(fā)明正是針對上述【背景技術(shù)】中的不足之處提出的一種快速偽碼捕獲方法。
[0005]假設(shè)偽碼捕獲時的相關(guān)式為:
Y (η)= Σ XlriPi
其中x(n)為接收的符號序列，Pi為本地偽碼序列，y(n)為本地偽碼與接收符號的相關(guān)值，偽碼長度為M。在y(n)超過門限時，即認為偽碼捕獲。
[0006]實現(xiàn)時，首先將接收到的長度為M的偽碼序列存入FPGA內(nèi)相應(yīng)的存儲單元，進行一次相關(guān)運算。具體過程為:由于本地偽碼序列的取值為固定的+1和-1，因此x(n)與？1的乘積項求和，就可以看成是相應(yīng)x(n)序列的正負項的求和。這樣在FPGA運算過程中就無需使用乘法器，因此可以大大減少運算量并且可以節(jié)省大量系統(tǒng)資源。具體過程為:首先把相鄰項進行兩兩相加，待下一個時鐘到來時，再把所得項進行兩兩相加，直到所有的X (η)序列的正負項全部相加完畢，計算結(jié)果即為y(n)。這一過程所需時間為Log/ +1個時鐘周期，需要占用#_1個加法器和2M-1個存儲單元。若y(n)沒有超過門限，則將偽碼序列進行移位，再進行一次相關(guān)運算，直到y(tǒng) (η)超過門限值為止。根據(jù)偽碼序列自相關(guān)特性，只有本地序列與接收到的偽碼序列相位同步時，y (η)產(chǎn)生最大值，其余時間y (η)均較小，因此采用本方法可實現(xiàn)對偽碼序列相位的快速捕獲。
[0007]當系統(tǒng)時鐘高于符號率時，可將加法器和存儲單元進行復(fù)用以節(jié)省資源。假設(shè)上例中的系統(tǒng)時鐘為符號率的2倍，則可在每個符號間隔內(nèi)進行兩次運算。將偽碼序列分為2段，第一次計算前半部分，第二次計算后半部分。經(jīng)過復(fù)用后，在第5個符號周期將兩個時鐘的計算值求和，得到輸出的相關(guān)值y (η)。經(jīng)過復(fù)用后，計算所需的時間為Log/ +1個符號周期，需占用Μ/2個加法器和M*3/2-l個存儲單元。
[0008]經(jīng)過分析可得，當系統(tǒng)工作時鐘為符號率的N (N為2的冪次方)倍時，需占用Μ/Ν個加法器和Μ+Μ/Ν-1個存儲單元。
[0009]本發(fā)明的優(yōu)點主要有:
(I)運算量小。
[0010]本發(fā)明將復(fù)雜的乘法運算轉(zhuǎn)換成簡單的加減運算。且采用多層疊加的方式進一步減少運算量。若PN碼長度為Μ，則采用多層疊加的方式使得加減運算次數(shù)僅為Log/ +1次，而濾波器法不僅要進行M次乘法運算，還要進行M-1次加減法運算。
[0011](2)占用資源少。
[0012]本發(fā)明運算過程只需占用加法器和存儲單元，無需占用乘法器，可大大節(jié)省系統(tǒng)資源，利于系統(tǒng)實現(xiàn)并行處理。
[0013](3)捕獲時間短。
[0014]若PN碼長度為Μ，則本發(fā)明最大捕獲時間為Log/ +1個周期，而匹配濾波器法最大捕獲時間為M個周期。若對FPGA的資源進行復(fù)用，還可實現(xiàn)更快的捕獲速度。

【專利附圖】

【附圖說明】
[0015]圖1為偽碼長度M為16時的捕獲原理圖，圖中bn、cn、dn、en、fn為存儲單元。第I個時鐘時，將比進行移位，將輸入的新符號X (η)存儲在第2個時鐘時，根據(jù)本地偽碼序列Pi的值，進行加減運算，并將所得的結(jié)果存儲在Cn中；第3飛個時鐘周期時，分別進行疊力口，得到輸出的相關(guān)值y (η)。
【權(quán)利要求】
1.基于分層疊加結(jié)構(gòu)的一種長偽碼的快速捕獲方法，利用PN序列取值特性，將復(fù)雜乘法運算轉(zhuǎn)換成簡單加減法運算，并利用分層疊加的結(jié)構(gòu)形式進行相關(guān)運算的方法。
【文檔編號】H04B1/7075GK104378140SQ201410699845
【公開日】2015年2月25日 申請日期:2014年11月28日 優(yōu)先權(quán)日:2014年11月28日
【發(fā)明者】胡登鵬, 王世練, 朱淑梅 申請人:胡登鵬