一種基于fpga的多路無線信道監(jiān)聽裝置制造方法
【專利摘要】本發(fā)明提供了一種基于FPGA的多路無線信道監(jiān)聽裝置，包括FPGA核心控制單元、與其連接的2路以上無線RF接收器，以及PC機。FPGA核心控制單元包括依次連接的USB2.0通信模塊、數(shù)據(jù)傳輸控制模塊、2路以上路緩存模塊、以及SPI通信接口模塊。SPI通信接口模塊包括2路以上SPI數(shù)據(jù)接收單元和SPI命令輸出單元。所述2路以上無線RF接收器分別與FPGA核心控制單元的2路以上SPI通信接口單元連接；所述PC機通過USB2.0通信接口與FPGA核心控制單元的USB2.0通信模塊連接。本發(fā)明能同時監(jiān)聽多路無線信道，且傳輸效率高，通信效果穩(wěn)定。
【專利說明】一種基于FPGA的多路無線信道監(jiān)聽裝置

【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及一種基于FPGA的多路無線信道監(jiān)聽裝置，屬于無線數(shù)據(jù)通信領(lǐng)域。

【背景技術(shù)】
[0002]隨著物聯(lián)網(wǎng)產(chǎn)業(yè)的高速發(fā)展，無線通信協(xié)議已成為研宄熱點。在無線通信協(xié)議的開發(fā)和測試的過程中，通常會使用無線數(shù)據(jù)包監(jiān)聽器捕獲指定信道的射頻數(shù)據(jù)包，結(jié)合相關(guān)軟件對數(shù)據(jù)包進行解碼和顯示，快速的發(fā)現(xiàn)并解決一些常見的問題，減少開發(fā)和測試的周期。
[0003]現(xiàn)有的無線數(shù)據(jù)包監(jiān)聽器大多僅能監(jiān)聽單個信道的數(shù)據(jù)，在開發(fā)采用跳頻技術(shù)的通信協(xié)議時，如ISA100.11a、WIA-PA、WirelessHART等工業(yè)無線標(biāo)準(zhǔn)，需要同時監(jiān)聽多個信道的數(shù)據(jù)。能夠監(jiān)聽多個信道的監(jiān)聽裝置，受限于核心控制單元的處理能力，容易產(chǎn)生總線競爭，影響傳輸效率；另一方面，核心控制單元的引腳輸出驅(qū)動能力有限，容易引發(fā)通信失敗。


【發(fā)明內(nèi)容】

[0004]為了解決現(xiàn)有技術(shù)的不足，本發(fā)明提出了一種基于FPGA的多路無線信道監(jiān)聽裝置，利用FPGA在數(shù)據(jù)獲取方面良好的實時與并行控制性能，以IEEE802.15.4標(biāo)準(zhǔn)為基礎(chǔ)，針對2.4GHz頻段，能夠同時監(jiān)聽16路無線信道，并且傳輸效率高，通信效果穩(wěn)定。
[0005]本發(fā)明為解決其技術(shù)問題所采用的技術(shù)方案是:提供了一種基于FPGA的多路無線信道監(jiān)聽裝置，包括FPGA核心控制單元、與其連接的2路以上無線RF接收器，以及PC機，所述FPGA核心控制單元包括依次連接的USB2.0通信模塊、數(shù)據(jù)傳輸控制模塊、2路以上緩存模塊、以及SPI通信接口模塊，其中，SPI通信接口模塊包括2路以上SPI數(shù)據(jù)接收單元，以及與USB2.0通信模塊連接的SPI命令輸出單元，2路以上緩存模塊的每一路緩存模塊均由并聯(lián)的計數(shù)器單元、數(shù)據(jù)緩存單元和長度緩存單元組成，各路緩存模塊中的計數(shù)器單元、數(shù)據(jù)緩存單元以及長度緩存單元分別同數(shù)據(jù)傳輸控制模塊連接，每一路緩存模塊中的計數(shù)器單元、數(shù)據(jù)緩存單元以及長度緩存單元分別與一路SPI數(shù)據(jù)接收單元連接；所述2路以上無線RF接收器分別與FPGA核心控制單元的2路以上SPI通信接口單元連接；所述PC機通過USB2.0通信接口與FPGA核心控制單元的USB2.0通信模塊連接；所述無線RF接收器、緩存模塊以及SPI數(shù)據(jù)接收單元的個數(shù)相同。
[0006]所述2路以上無線RF接收器為16路2.4G無線RF接收器，均采用CC2530芯片，16路2.4G無線RF接收器的16個接收信道以5MHz為間隔，平均分布在2405?2480MHz之間。
[0007]所述USB2.0 通信接口采用 DS_FT2232H 芯片和 93LC56BT-1/OT 芯片。
[0008]所述FPGA核心控制單元包括EP3C10E144芯片和EPCS4SI8N芯片。
[0009]本發(fā)明基于其技術(shù)方案所具有的有益效果在于:
[0010](I)本發(fā)明FPGA核心控制單元包括EP3C10E144芯片和EPCS4SI8N芯片，16個CC2530芯片與FPGA核心控制單元中的SPI通信接口模塊的連接采用一對一和多對一的方式分別傳輸數(shù)據(jù)和指令，其中各個CC2530芯片的SP1作為主機，負責(zé)將無線數(shù)據(jù)報文傳至FPGA核心控制單元，SPIl作為從機，負責(zé)接收來自FPGA核心控制單元的指令，如信道設(shè)置、數(shù)據(jù)傳輸設(shè)置等，能夠避免總線競爭，提高了傳輸效率；
[0011](2)本發(fā)明的16片CC2530的SPIl都接收來之FPGA核心控制單元的控制命令信號，采用了 4片總線緩沖芯片74LS125來驅(qū)動SPI接口，能夠避免因FPGA核心控制單元的芯片的引腳輸出驅(qū)動能力有限而引發(fā)通信失敗的情形；
[0012](3)本發(fā)明的基于FPGA的多路無線信道監(jiān)聽裝置，可以為無線通信協(xié)議開發(fā)提供數(shù)據(jù)分析、輔助設(shè)計等服務(wù)，是一種極為有效的協(xié)議測試工具。

【專利附圖】

【附圖說明】
[0013]圖1是基于FPGA的多路無線信道監(jiān)聽裝置的結(jié)構(gòu)框圖。
[0014]圖2是CC2530芯片與EP3C10E144芯片的連接示意圖。
[0015]圖3是FPGA核心控制單元的邏輯框圖。
[0016]圖4是USB2.0通信接口與EP3C10E144芯片的連接電路圖。
[0017]圖5是CC2530芯片與2.4G無線RF接收器的連接電路圖。
[0018]圖6是FPGA核心控制單元的SPI命令輸出模塊的連接電路圖。
[0019]圖7是FPGA核心控制單元與CC2530芯片的連接電路圖。
[0020]圖8是FPGA核心控制單元的外圍電路連接電路圖。

【具體實施方式】
[0021]下面結(jié)合附圖和實施例對本發(fā)明作進一步說明。
[0022]參照圖1和圖3，本發(fā)明提供了一種基于FPGA的多路無線信道監(jiān)聽裝置，包括FPGA核心控制單元、與其連接的2路以上無線RF接收器，以及PC機，所述FPGA核心控制單元包括依次連接的USB2.0通信模塊、數(shù)據(jù)傳輸控制模塊、2路以上緩存模塊、以及SPI通信接口模塊，其中，SPI通信接口模塊包括2路以上SPI數(shù)據(jù)接收單元，以及與USB2.0通信模塊連接的SPI命令輸出單元，2路以上緩存模塊的每一路緩存模塊均由并聯(lián)的計數(shù)器單元、數(shù)據(jù)緩存單元和長度緩存單元組成，各路緩存模塊中的計數(shù)器單元、數(shù)據(jù)緩存單元以及長度緩存單元分別同數(shù)據(jù)傳輸控制模塊連接，每一路緩存模塊中的計數(shù)器單元、數(shù)據(jù)緩存單元以及長度緩存單元分別與一路SPI數(shù)據(jù)接收單元連接；所述2路以上無線RF接收器分別與FPGA核心控制單元的2路以上SPI通信接口單元連接；所述PC機通過USB2.0通信接口與FPGA核心控制單元的USB2.0通信模塊連接；所述無線RF接收器、緩存模塊以及SPI數(shù)據(jù)接收單元的個數(shù)相同。
[0023]所述2路以上無線RF接收器為16路2.4G無線RF接收器，均采用CC2530芯片，16路2.4G無線RF接收器的16個接收信道以5MHz為間隔，平均分布在2405?2480MHz之間。
[0024]所述USB2.0 通信接口采用 DS_FT2232H 芯片和 93LC56BT-1/OT 芯片。
[0025]所述FPGA核心控制單元包括EP3C10E144芯片和EPCS4SI8N芯片。
[0026]如圖2所示為16路2.4G無線RF接收器與SPI通信接口單元的連接示意圖，每路2.4G無線RF接收器采用CC2530芯片，通信接口模塊為EP3C10E144芯片的一部分，連接采用一對一和多對一的方式分別傳輸數(shù)據(jù)和指令，避免總線競爭，提高了傳輸效率，其中各個CC2530芯片的SP1作為主機，負責(zé)將無線數(shù)據(jù)報文傳至FPGA核心控制單元，SPIl作為從機，負責(zé)接收來自FPGA核心控制單元的指令，如信道設(shè)置、數(shù)據(jù)傳輸設(shè)置等。第I個CC2530芯片的ClkO、MOS1以及CSO引腳分別連接于EP3C10E144芯片的Clkl、MOSIl以及CSl引腳，第2個CC2530芯片的Clk0、M0S10以及CSO引腳分別連接于EP3C10E144芯片的Clk2、MOS12以及CS2引腳，以此類推，直至第16個CC2530芯片的Clk0、M0S10以及CSO引腳分別連接于EP3C10E144芯片的Clkl6、M0SI16以及CS16引腳。16個CC2530芯片的Clkl引腳均連接于EP3C10E144芯片的Clk引腳，16個CC2530芯片的MOSIl引腳均連接于EP3C10E144芯片的MOSI引腳，16個CC2530芯片的CSl引腳均連接于EP3C10E144芯片的CS引腳。
[0027]圖4所示為USB2.0通信接口和EP3C10E144芯片的連接電路圖。USB2.0通信接口采用DS_FT2232HL(U26)芯片，其I引腳、5引腳、10引腳、11引腳、15引腳、25引腳、35引腳、47引腳、51引腳和13引腳接地。2引腳與12MHz晶體振蕩器(Y2)的一端連接，并通過27pf的電容C65接地。3引腳與12MHz晶體振蕩器(Y2)的另一端連接，并通過27pf電容C66接地。4引腳與電源VPHY連接，9引腳與電源VPLL連接。12引腳、37引腳和64引腳與電源USB1V8連接，20引腳、31引腳、42引腳和58引腳與電源USB3V3連接。7引腳、8引腳分別通過電阻R50和電阻R51與PC機的USB接口 USBB-TYPE(J2)的2引腳、3引腳相連。
[0028]USBB-TYPE (J2)的 I 引腳與電源 USB5V 相連，USBB-TYPE (J2)的 4 引腳通過BEAD (磁珠)L6接地。USBB-TYPE (J2)的2引腳與BAT54S (雙二極管)D42的3引腳相連，USBB-TYPE (J2)的3引腳與BAT54SD43的3引腳相連。BAT54SD42的I引腳接地，2引腳連接至USB5V電源。BAT54SD43的I引腳接地，2引腳連接至USB5V電源。USBB-TYPE (J2)的5引腳和6引腳通過0.1uF電容C64接地。
[0029]DS_FT2232HL(U26)的 61 引腳、62 引腳、63 引腳分別與芯片 93LC56BT-1/0T(U25)的5引腳、4引腳、3引腳相連。93LC56BT-1/0T(U25)的5引腳和4引腳分別通過1KΩ的電阻R56、R55上拉至電源USB3V3，6引腳與電源USB3V3直接相連，2引腳接地，2引腳同時通過0.1uF的電容C70與USB3V3連接，I引腳和3引腳通過一個2ΚΩ的電阻R57相互連接。
[0030]DS_FT2232HL(U26)的59引腳與電阻R58和電阻R59相連，電阻R59接地，電阻R58與USB3V3相連。DS_FT2232HL (U26)的6引腳通過12ΚΩ的電阻R53接地，14引腳通過IK Ω的電阻R52與電源USB IV8相連，49引腳與USB3V3相連，50引腳與USB3V3相連。DS_FT2232HL(U26)的16引腳、17引腳、18引腳、21引腳、22引腳、23引腳、24引腳分別與總線ADBUS[7..0]的 ADBUSO、ADBUS1、ADBUS2、ADBUS3、ADBUS4、ADBUS5、ADBUS6 和 ADBUS7 相連。DS_FT2232HL(U26)的26引腳、27引腳、28引腳、29引腳、30引腳、32引腳、33引腳分別與EP3C10E144 芯片的 RFX、TXE、RD、WR、SIffU, USB_CLK 和 OE 相連，第 34 引腳、38 引腳、39 引腳、40引腳、41引腳、42引腳、43引腳、44引腳、45引腳、46引腳、48引腳、52引腳、53引腳、54引腳、55引腳、57引腳、58引腳，以及36引腳空置。
[0031]圖5所示為CC2530芯片與2.4G無線RF接收器的連接電路圖。CC2530(U1)的Pl.0端口與LEDl連接，用于指示模塊的工作狀態(tài)。CC2530(U1)的P0.3、P0.4、P0.5端口構(gòu)成的一個SPI通信接口 SPIl分別與總線緩沖器芯片74LS125的C_MIS01、C_CS1、C_CLK1信號引腳連接，用于接收來自FPGA核心控制單元的控制命令。CC2530(U1)的Pl.5、Pl.6、P2.0端口構(gòu)成另一個SPI通信接口 SPI2分別與EP3C10E144芯片的的CH1_CLK、CH1_M0S1、CH1_CS信號引腳連接，用于將監(jiān)聽到的數(shù)據(jù)包發(fā)送給FPGA核心控制單元，實現(xiàn)數(shù)據(jù)的快速緩存。CC2530(U1)的 Ρ2.1、Ρ2.2 和 RESET 端口分別與編程接口 C0NNPCB4-R(J3)的第 4、3、2引腳連接。在本裝置中共用到了 16個CC2530模塊，此處略去了其余15個CC2530的連接電路圖，其余15個模塊的電路連接與之相似，不同之處在于SPI接口的編號。16片CC2530采用順序編號:U1、U2、U3…U15、U16，其中U1、U2、U3、U4分為第I組，U5、U6、U7、U8分為第2 組，U9、U10、U11、U12 分為第 3 組，U13、U14、U15、U16 分為第 4 組。
[0032]圖6所示為FPGA核心控制單元的SPI命令輸出模塊的連接電路圖。SPI命令輸出模塊為EP3C10E144芯片的一部分，16片CC2530的SPIl都接收來之FPGA的控制命令信號，為了避免因FPGA核心控制單元的芯片的引腳輸出驅(qū)動能力有限而引發(fā)通信失敗的情形，采用4片總線緩沖芯片74LS125來驅(qū)動SPI通信接口 SPII。FPGA核心控制單元的SPI通信接P SPIl的C_MISO、C_CLK、C_CS信號采用1KΩ的電阻R77、R78、R79進行上拉。74LS125 (U27)的3引腳、6引腳和8引腳分別通過IK Ω的電阻R65、電阻R66和電阻R67接輸出 C_MIS01、C_CLK1、C_CS1，輸出 C_MIS01、C_CLK1、C_CS1 分別與第 I 組 CC2530(U1、U2、U3、U4)的 SPI 通信接口 SPIl 的 Ρ0.3、Ρ0.5、Ρ0.4 端口連接。74LS125(U28)的 8 引腳、3引腳和6引腳分別通過IK Ω的電阻R70、電阻R68和電阻R69接輸出C_MIS02、C_CLK2、C_CS2，輸出 C_MIS02、C_CLK2、C_CS2 分別與第 2 組 CC2530(U5、U6、U7、U8)的 SPI 通信接P SPIl的P0.3、P0.5、P0.4端口連接。74LS125(U29)的8引腳、11引腳和6引腳分別通過 IK Ω 的電阻 R71、電阻 R73 和電阻 R72 接輸出 C_MIS03、C_CLK3、C_CS3，輸出 C_MIS03、C_0^3、(:」^3分別與第3組0:2530卬9、譏0、譏1、譏2)的SPI通信接口 SPIl的P0.3、Ρ0.5、P0.4端口連接。74LS125(U30)的3引腳、6引腳和11引腳分別通過1ΚΩ的電阻R74、電阻R75 和電阻 R76 接輸出 C_MIS04、C_CLK4、C_CS4，輸出 C_MIS04、C_CLK4、C_CS4 分別與第 4組 CC2530(U9、U10、U11、U12)的 SPI 通信接口 SPIl 的 P0.3, P0.5、P0.4 端口連接。其中，IK Ω電阻R65到R76用于限流。
[0033]圖7所示為FPGA核心控制單元與CC2530芯片的連接電路圖。該圖略去了 FPGA芯片EP3C10E144(U17B)的外圍電路，旨在展示FPGA核心控制單元與CC2530芯片的連接關(guān)系。EP3C10E144(U17B)的 2、3、4 引腳分別作為 SPI 通信接口模塊的 C_CLK、C_CS、C_MISO與74LS125(U27、U28、U29、U30)的具有相同標(biāo)號引腳連接。16片CC2530 (Ul?U16)的SPI通信接口 SPI2分別與FPGA的對應(yīng)SPI通信接口模塊連接(例如:CC2530 (Ul)的SPI通信接口 SPI2的CH1_CLK、CH1_M0S1、CH1_CS與EP3C10E144(U17B)芯片具有相同標(biāo)號的引腳連接，其余15片CC2530與EP3C10E144 (U17B)的連接同理)。
[0034]圖8所示為FPGA核心控制單元的外圍電路連接電路圖。FPGA核心控制單元的外圍電路包含時鐘電路、JTAG仿真調(diào)試電路、程序配置電路，這些電路都是FPGA核心系統(tǒng)不可或缺的組成部分。時鐘電路主要由50MHZ有源晶振Yl組成，晶振Yl的1、4引腳接3.3V電源VDD_3V3，2引腳接地。3引腳通過10歐的電阻與EP3C10E144 (U17C)的22引腳連接。無極性瓷片電容C17、C18、C19用于電源濾波，容值分別為0.1uF、0.0luF、100pF。10針JTAG接口 (JPl)的4、6引腳接2.5V電源VDD_2V5。JTAG接口 (JPl)的第I引腳通過IK Ω電阻R7接地，5、9引腳分別通過1K Ω電阻R6、R5接2.5V電源VDD_2V5，7、8引腳懸空不接，2、10引腳接地。程序配置電路的EPCS4S18N(U18)的3、7、8引腳接3.3V電源VDD_3V3,EPCS4S18N(U18)的 4 引腳接地，EPCS4S18N(U18)的 1、5 引腳分別與 EP3C10E144(U17C)的8、6 引腳連接，EPCS4S18N(U18)的 2、6 引腳通過 25 歐電阻 R8、R60 與 EP3C10E144 (U17C)的第13、12引腳連接。
[0035]EP3C10E144 (U17C)的 6、8、12、13 引腳分別與肖特基二極管 1N5819 (D44、D45、D46、D47)的陽極連接。1Ν5819Φ44)的陰極接3.3V電源VDD_3V3，陽極通過1p無極性電容C80接地，1N5819 (D45)的陰極接3.3V電源VDD_3V3，陽極通過1p無極性電容C77接地，1Ν5819Φ46)的陰極接3.3V電源VDD_3V3，陽極通過1p無極性電容C78接地，1N5819(D47)的陰極接3.3V電源VDD_3V3，陽極通過1p無極性電容C79接地。EP3C10E144 (U17C)的23、24、25、80、90、91、94、97、145 引腳接地，21 引腳通過 1K Ω 電阻 R12 接地，9、14、92 引腳通過1K Ω電阻Rl、R2、R4接電源VDD_3V3，96引腳接2.5V電源VDD_2V5。
[0036]各個電路圖的其它接線部分為常規(guī)連接方式，本領(lǐng)域的技術(shù)人員通過附圖能夠知道如何連接。
[0037]以下是本發(fā)明的一種基于FPGA的多路無線信道監(jiān)聽裝置的工作原理:
[0038]FPGA核心控制單元完成了 16路數(shù)據(jù)接收和分組緩存的邏輯控制、數(shù)據(jù)傳輸控制以及USB2.0通信。首先設(shè)置CC2530監(jiān)聽的信道并啟動監(jiān)聽，一旦CC2530監(jiān)聽到無線數(shù)據(jù)，就將監(jiān)聽到的數(shù)據(jù)報文傳至FPGA核心控制單元，F(xiàn)PGA核心控制單元將數(shù)據(jù)寫入到數(shù)據(jù)緩存單元，同時計算報文的長度并將結(jié)果寫入到長度緩存單元，計數(shù)器單元中計數(shù)加1，當(dāng)檢測到計數(shù)器單元的計數(shù)大于O時，先讀取長度緩存單元獲取報文長度，計數(shù)器單元的計數(shù)減I，然后根據(jù)報文長度讀取數(shù)據(jù)緩存單元，將讀取的數(shù)據(jù)通過USB2.0通信接口上傳至PC，直到讀取數(shù)量與報文長度相等時停止，繼續(xù)檢測下一路緩存模塊的技術(shù)器單元的計數(shù)，依次循環(huán)。
【權(quán)利要求】
1.一種基于FPGA的多路無線信道監(jiān)聽裝置，包括FPGA核心控制單元、與其連接的2路以上無線RF接收器，以及PC機，其特征在于:所述FPGA核心控制單元包括依次連接的USB2.0通信模塊、數(shù)據(jù)傳輸控制模塊、2路以上緩存模塊、以及SPI通信接口模塊，其中，SPI通信接口模塊包括2路以上SPI數(shù)據(jù)接收單元，以及與USB2.0通信模塊連接的SPI命令輸出單元，2路以上緩存模塊的每一路緩存模塊均由并聯(lián)的計數(shù)器單元、數(shù)據(jù)緩存單元和長度緩存單元組成，各路緩存模塊中的計數(shù)器單元、數(shù)據(jù)緩存單元以及長度緩存單元分別同數(shù)據(jù)傳輸控制模塊連接，每一路緩存模塊中的計數(shù)器單元、數(shù)據(jù)緩存單元以及長度緩存單元分別與一路SPI數(shù)據(jù)接收單元連接；所述2路以上無線RF接收器分別與FPGA核心控制單元的2路以上SPI通信接口單元連接；所述PC機通過USB2.0通信接口與FPGA核心控制單元的USB2.0通信模塊連接；所述無線RF接收器、緩存模塊以及SPI數(shù)據(jù)接收單元的個數(shù)相同。
2.根據(jù)權(quán)利要求1所述的基于FPGA的多路無線信道監(jiān)聽裝置，其特征在于:所述2路以上無線RF接收器為16路2.4G無線RF接收器，均采用CC2530芯片，16路2.4G無線RF接收器的16個接收信道以5MHz為間隔，平均分布在2405?2480MHz之間。
3.根據(jù)權(quán)利要求1所述的基于FPGA的多路無線信道監(jiān)聽裝置，其特征在于:所述USB2.0 通信接 口采用 DS_FT2232H 芯片和 93LC56BT-1/OT 芯片。
4.根據(jù)權(quán)利要求1所述的基于FPGA的多路無線信道監(jiān)聽裝置，其特征在于:所述FPGA核心控制單元包括EP3C10E144芯片和EPCS4SI8N芯片。
【文檔編號】H04B17/30GK104486011SQ201410763086
【公開日】2015年4月1日 申請日期:2014年12月11日 優(yōu)先權(quán)日:2014年12月11日
【發(fā)明者】王典洪, 袁學(xué)劍, 陳分雄, 付杰, 劉喬西, 顏學(xué)杰, 王勇 申請人:中國地質(zhì)大學(xué)（武漢）