一種網(wǎng)關(guān)的制作方法
【專利摘要】本實用新型公開了一種網(wǎng)關(guān)，包括第一控制主機、雙口RAM、第二控制主機及網(wǎng)線；其特征在于：所述第一控制主機通過網(wǎng)線與雙口RAM的一個連接口相連接；所述雙口RAM的另一個連接口通過網(wǎng)線與第二控制主機相連接；所述第一控制主機連接外部網(wǎng)絡(luò)；所述第二控制主機連接內(nèi)部網(wǎng)絡(luò)；本實用新型基于雙口RAM，在外網(wǎng)端、內(nèi)網(wǎng)端各設(shè)置一臺控制主機，分別為第一控制主機、第二控制主機，用以向外網(wǎng)、內(nèi)網(wǎng)接收與發(fā)送數(shù)據(jù)；而與內(nèi)網(wǎng)連接的第二控制主機的輸出接口僅僅反應特殊結(jié)構(gòu)的數(shù)據(jù)，而對于包括病毒或網(wǎng)絡(luò)攻擊在內(nèi)的其他數(shù)據(jù)無法識別，在通信的過程阻隔了網(wǎng)絡(luò)攻擊及病毒危害，起到了保護網(wǎng)絡(luò)的安全的作用。
【專利說明】—種網(wǎng)關(guān)
【技術(shù)領(lǐng)域】
[0001]本實用新型涉及一種網(wǎng)關(guān)；尤其涉及一種具有特殊接口的網(wǎng)關(guān)。
【背景技術(shù)】
[0002]網(wǎng)關(guān)(Gateway)又稱網(wǎng)間連接器、協(xié)議轉(zhuǎn)換器。網(wǎng)關(guān)在傳輸層上以實現(xiàn)網(wǎng)絡(luò)互連，是最復雜的網(wǎng)絡(luò)互連設(shè)備，僅用于兩個高層協(xié)議不同的網(wǎng)絡(luò)互連；網(wǎng)關(guān)的結(jié)構(gòu)也和路由器類似，不同的是互連層；網(wǎng)關(guān)既可以用于廣域網(wǎng)互連，也可以用于局域網(wǎng)互連；網(wǎng)關(guān)是一種充當轉(zhuǎn)換重任的計算機系統(tǒng)或設(shè)備；在使用不同的通信協(xié)議、數(shù)據(jù)格式或語言，甚至體系結(jié)構(gòu)完全不同的兩種系統(tǒng)之間，網(wǎng)關(guān)是一個翻譯器；與網(wǎng)橋只是簡單地傳達信息不同，網(wǎng)關(guān)對收到的信息要重新打包，以適應目的系統(tǒng)的需求；同時，網(wǎng)關(guān)也可以提供過濾和安全功能；
[0003]而目前，傳統(tǒng)的網(wǎng)關(guān)，僅僅是作為數(shù)據(jù)交換的通道使用，無法預防和抵御網(wǎng)絡(luò)攻擊；當某些要害網(wǎng)絡(luò)需要與外網(wǎng)進行連接時，使用傳統(tǒng)的網(wǎng)關(guān)存在很大的安全隱患。

【發(fā)明內(nèi)容】

[0004]本實用新型的目的在于，克服傳統(tǒng)網(wǎng)關(guān)存在的安全隱患，提供一種結(jié)構(gòu)簡單的網(wǎng)關(guān)結(jié)構(gòu)，該結(jié)構(gòu)即能夠很好地實現(xiàn)連個網(wǎng)段之間的數(shù)據(jù)傳輸，又能夠有效地保護網(wǎng)絡(luò)的安全。
[0005]為實現(xiàn)上述目的，本實用新型采取的技術(shù)方案是:
[0006]一種雙口網(wǎng)關(guān)，包括第一控制主機、雙口 RAM、第二控制主機及網(wǎng)線；所述第一控制主機通過網(wǎng)線與雙口 RAM的一個連接口相連接；所述雙口 RAM的另一個連接口通過網(wǎng)線與第二控制主機相連接；所述第一控制主機連接外部網(wǎng)絡(luò)；所述第二控制主機連接內(nèi)部網(wǎng)絡(luò)；
[0007]所述第一控制主機包括微處理器、電源電路、時鐘晶振電路、動態(tài)存儲器SDRAMJS存Flash、輸入/輸出接口及調(diào)試接口 JTAG ;所述微處理器分別與電源電路、時鐘晶振電路、動態(tài)存儲器SDRAM、閃存Flash、輸入/輸出接口及調(diào)試接口 JTAG電連接，并進行信號的傳送；
[0008]所述微處理器為ARM9-S3C2410的系統(tǒng)處理器，其結(jié)構(gòu)為內(nèi)嵌式微處理器；
[0009]所述動態(tài)存儲器SDRAM包括芯片HY57V561620BT-H芯片，該芯片能夠?qū)崿F(xiàn)外擴64MB存儲功能；
[0010]所述動態(tài)存儲器SDRAM10包括存儲器U1、電容Cl、電容C2及電容C3 ;所述存儲器Ul的I腳與電容Cl的I腳連接；所述電容Cl的2腳接地；所述存儲器Ul的14腳、27腳分別與I腳并聯(lián)后接+3.3V電源；存儲器Ul的3腳與9腳并聯(lián)后與電容C2的I腳電路；所述電容C2的2腳與電容C3的2腳并聯(lián)后接地；所述電容C3的I腳分別與存儲器Ul的43腳、49腳電連接；所述存儲器Ul的43腳與49腳并聯(lián)；所述存儲器Ul的2腳接入LDATAO信號；所述存儲器Ul的4腳接入LDATAl信號；所述存儲器Ul的5腳接入LDATA2信號；所述存儲器Ul的7腳接入LDATA3信號；所述存儲器Ul的10腳接入LDATA4信號；所述存儲器Ul的11腳接入LDATA5信號；所述存儲器Ul的13腳接入LDATA7信號；所述存儲器Ul的42腳接入LDATA8信號；所述存儲器Ul的44腳接入LDATA9信號；所述存儲器Ul的45腳接入LDATA10信號；所述存儲器Ul的47腳接入LDATAl I信號；所述存儲器Ul的48腳接入LDATA12信號；所述存儲器Ul的50腳接入LDATA13信號；所述存儲器Ul的51腳接入LDATA14信號；所述存儲器Ul的53腳接入LDATA15信號；所述存儲器Ul的23腳接入LADDR2信號；所述存儲器Ul的24腳接入LADDR3信號；所述存儲器Ul的25腳接入LADDR4信號；所述存儲器Ul的26腳接入LADDR5信號；所述存儲器Ul的29腳接入LADDR6信號；所述存儲器Ul的31腳接入LADDR8信號；所述存儲器Ul的32腳接入LADDR9信號；所述存儲器Ul的33腳接入LADDR10信號；所述存儲器Ul的34腳接入LADDRl I信號；所述存儲器Ul的22腳接入LADDR12信號；所述存儲器Ul的35腳接入LADDR13信號；所述存儲器Ul的36腳接入LADDR14信號；所述存儲器Ul的20腳接入LADDR24信號；所述存儲器Ul的21腳接入LADDR25信號；所述存儲器Ul的15腳接入LaWBEO信號；所述存儲器Ul的39腳接入LaWBEl信號；所述存儲器Ul的37腳接入LsCKE信號；所述存儲器Ul的38腳接入LsCLKO信號；所述存儲器Ul的28腳與41腳、54腳并聯(lián)后接地；所述存儲器Ul的6腳與12腳、46腳、52腳并聯(lián)后接地；所述存儲器Ul的19腳接入LaGCS6信號；所述存儲器Ul的18腳接入LaSRAS信號；所述存儲器Ul的17腳接入LaSCAS信號；所述存儲器Ul的16腳接入LaWE信號；
[0011]所述閃存包括K9F1208芯片和SST39VF1601芯片，所述K9F1208芯片能夠?qū)崿F(xiàn)外擴64MB NAND Flash的功能；所述SST39VF1601芯片能夠?qū)崿F(xiàn)外擴2MB NOR Flash功能；
[0012]所述SST39VF1601芯片電路包括芯片U2、電阻R1、電阻R2、電阻R3及電容C4 ;所述芯片U2的6腳與電阻R2的2腳電連接；所述電阻R2的I腳分別與芯片U2的13腳、36腳電連接；所述電阻R2的I腳還接地；所述芯片U2的7腳與電阻Rl的I腳電連接；所述電阻Rl的2腳接+3.3V電源；所述芯片U2的7腳還接入RnB信號；所述芯片U2的9腳接入nFCE信號；所述芯片U2的16腳接入CLE信號；所述芯片U2的17腳接入ALE信號；所述芯片U2的18腳接入nFWE信號；所述芯片U2的8腳接入nRFE信號；所述芯片U2的44腳接入LDATA7信號；所述芯片U2的43腳接入LDATA6信號；所述芯片U2的42腳接入LDATA5信號；所述芯片U2的41腳接入LDATA4信號；所述芯片U2的32腳接入LDATA3信號；所述芯片U2的31腳接入LDATA2信號；所述芯片U2的30腳接入LDATAl信號；所述芯片U2的29腳接入LDATAO信號；所述芯片U2的19腳與電阻R3的I腳電連接；所述電阻R3的2腳分別與所述芯片U2的12腳、37腳、電容C4的I腳電連接；所述電容C4的I腳接地；
[0013]所述第二控制主機的結(jié)構(gòu)與第一控制主機的結(jié)構(gòu)相同；
[0014]所述第二控制主機的輸出接口為只能識別特殊信號的接口 ；
[0015]所述雙口 RAM為八位十六字節(jié)的RAM，其型號為Xilinx公司的Spartan-6 FPGA。
[0016]與現(xiàn)有技術(shù)相比，本實用新型的有益效果是:本實用新型基于雙口的RAM，在外網(wǎng)設(shè)置一臺控制主機，為第一控制主機，用于讀取外網(wǎng)上傳的數(shù)據(jù)，同時在內(nèi)網(wǎng)側(cè)設(shè)置一臺控制主機，為第二控制主機，用以向內(nèi)網(wǎng)發(fā)送數(shù)據(jù)；而與內(nèi)網(wǎng)連接的第二控制主機的輸出接口僅僅反應特殊結(jié)構(gòu)的數(shù)據(jù)，而對于包括病毒或網(wǎng)絡(luò)攻擊在內(nèi)的其他數(shù)據(jù)無法識別，在通信的過程阻隔了網(wǎng)絡(luò)攻擊及病毒危害，起到了保護網(wǎng)絡(luò)的安全的作用?！緦＠綀D】

【附圖說明】
[0017]圖1是本實用新型的結(jié)構(gòu)框圖；
[0018]圖2是本實用新型的第一控制主機的結(jié)構(gòu)框圖；
[0019]圖3是動態(tài)存儲器的電路原理圖；
[0020]圖4是SST39VF1601芯片電路原理圖。
【具體實施方式】
[0021]下面結(jié)合附圖給出的實施例對本實用新型作進一步描述:
[0022]如圖1所示，一種雙口網(wǎng)關(guān)，包括第一控制主機1、雙口 RAM3、第二控制主機5及網(wǎng)線2、4 ;所述第一控制主機I通過網(wǎng)線2與雙口 RAM3的一個連接口相連接；所述雙口 RAM3的另一個連接口通過網(wǎng)線4與第二控制主機5相連接；所述第一控制主機I連接外部網(wǎng)絡(luò)；所述第二控制主機5連接內(nèi)部網(wǎng)絡(luò)；
[0023]如圖2所示，所述第一控制主機I包括微處理器6、電源電路12、時鐘晶振電路8、動態(tài)存儲器SDRAM10、閃存Flashl1、輸入/輸出接口 9及調(diào)試接口 JTAG7 ;所述微處理器I分別與電源電路12、時鐘晶振電路8、動態(tài)存儲器SDRAM10、閃存Flashl1、輸入/輸出接口9及調(diào)試接口 JTAG7電連接，并進行信號的傳送；
[0024]所述微處理器6為ARM9-S3C2410的系統(tǒng)處理器，其結(jié)構(gòu)為內(nèi)嵌式微處理器；
[0025]所述動態(tài)存儲器SDRAM10包括芯片HY57V561620BT-H芯片，該芯片能夠?qū)崿F(xiàn)外擴64MB存儲功能；
[0026]所述動態(tài)存儲器SDRAM10包括存儲器Ul、電容Cl、電容C2及電容C3 ;所述存儲器Ul的I腳與電容Cl的I腳連接；所述電容Cl的2腳接地；所述存儲器Ul的14腳、27腳分別與I腳并聯(lián)后接+3.3V電源；存儲器Ul的3腳與9腳并聯(lián)后與電容C2的I腳電路；所述電容C2的2腳與電容C3的2腳并聯(lián)后接地；所述電容C3的I腳分別與存儲器Ul的43腳、49腳電連接；所述存儲器Ul的43腳與49腳并聯(lián)；所述存儲器Ul的2腳接入LDATAO信號；所述存儲器Ul的4腳接入LDATAl信號；所述存儲器Ul的5腳接入LDATA2信號；所述存儲器Ul的7腳接入LDATA3信號；所述存儲器Ul的10腳接入LDATA4信號；所述存儲器Ul的11腳接入LDATA5信號；所述存儲器Ul的13腳接入LDATA7信號；所述存儲器Ul的42腳接入LDATA8信號；所述存儲器Ul的44腳接入LDATA9信號；所述存儲器Ul的45腳接入LDATA10信號；所述存儲器Ul的47腳接入LDATAl I信號；所述存儲器Ul的48腳接入LDATA12信號；所述存儲器Ul的50腳接入LDATA13信號；所述存儲器Ul的51腳接入LDATA14信號；所述存儲器Ul的53腳接入LDATA15信號；所述存儲器Ul的23腳接入LADDR2信號；所述存儲器Ul的24腳接入LADDR3信號；所述存儲器Ul的25腳接入LADDR4信號；所述存儲器Ul的26腳接入LADDR5信號；所述存儲器Ul的29腳接入LADDR6信號；所述存儲器Ul的31腳接入LADDR8信號；所述存儲器Ul的32腳接入LADDR9信號；所述存儲器Ul的33腳接入LADDR10信號；所述存儲器Ul的34腳接入LADDRl I信號；所述存儲器Ul的22腳接入LADDR12信號；所述存儲器Ul的35腳接入LADDR13信號；所述存儲器Ul的36腳接入LADDR14信號；所述存儲器Ul的20腳接入LADDR24信號；所述存儲器Ul的21腳接入LADDR25信號；所述存儲器Ul的15腳接入LaWBEO信號；所述存儲器Ul的39腳接入LaWBEl信號；所述存儲器Ul的37腳接入LsCKE信號；所述存儲器Ul的38腳接Λ LsCLKO信號；所述存儲器Ul的28腳與41腳、54腳并聯(lián)后接地；所述存儲器Ul的6腳與12腳、46腳、52腳并聯(lián)后接地；所述存儲器Ul的19腳接入LaGCS6信號；所述存儲器Ul的18腳接入LaSRAS信號；所述存儲器Ul的17腳接入LaSCAS信號；所述存儲器Ul的16腳接入LaWE信號；
[0027]所述閃存Flashll包括K9F1208芯片和SST39VF1601芯片，所述K9F1208芯片能夠?qū)崿F(xiàn)外擴64MB NAND Flash的功能；所述SST39VF1601芯片能夠?qū)崿F(xiàn)外擴2MB NOR Flash功能；
[0028]所述SST39VF1601芯片電路包括芯片U2、電阻R1、電阻R2、電阻R3及電容C4 ;所述芯片U2的6腳與電阻R2的2腳電連接；所述電阻R2的I腳分別與芯片U2的13腳、36腳電連接；所述電阻R2的I腳還接地；所述芯片U2的7腳與電阻Rl的I腳電連接；所述電阻Rl的2腳接+3.3V電源；所述芯片U2的7腳還接入RnB信號；所述芯片U2的9腳接入nFCE信號；所述芯片U2的16腳接入CLE信號；所述芯片U2的17腳接入ALE信號；所述芯片U2的18腳接入nFWE信號；所述芯片U2的8腳接入nRFE信號；所述芯片U2的44腳接入LDATA7信號；所述芯片U2的43腳接入LDATA6信號；所述芯片U2的42腳接入LDATA5信號；所述芯片U2的41腳接入LDATA4信號；所述芯片U2的32腳接入LDATA3信號；所述芯片U2的31腳接入LDATA2信號；所述芯片U2的30腳接入LDATAl信號；所述芯片U2的29腳接入LDATAO信號；所述芯片U2的19腳與電阻R3的I腳電連接；所述電阻R3的2腳分別與所述芯片U2的12腳、37腳、電容C4的I腳電連接；所述電容C4的I腳接地；
[0029]所述SST39VF1601芯片能夠?qū)崿F(xiàn)外擴2MB NOR Flash功能；SST39VF1601是16位寬度的存儲器，即每進行一次讀操作可取得2字節(jié)數(shù)據(jù)，對于S3C2410來說相應于半字對齊，操作地址最小的變化值為0x00000002。因此將S3C2410的ADDRl引腳與SST39VF1601的AO引腳相連，不使用ADDRO引腳，其他地址依次相連即可。另外，為了能夠兼容使用更大容量的 SST39VF3201、SST39VF6401 芯片，把 SST39VF1601 的第 10、13 腳也連接到 S3C2410 的地址總線上。SST39VF1601的nRST引腳與系統(tǒng)復位信號nRESET相連接。K9F1208是Samsung公司生產(chǎn)的512 Mb(64MX8位)NAND Flash存儲器。該存儲器的工作電壓為2.7?3.6 V。
[0030]所述第二控制主機5的結(jié)構(gòu)與第一控制主機I的結(jié)構(gòu)相同；
[0031]所述第二控制主機5的輸出接口為只能識別特殊信號的接口 ；
[0032]所述雙口 RAM3為八位十六字節(jié)的RAM，其型號為Xilinx公司的Spartan-6 FPGA。
[0033]所述第一控制主機I以所述內(nèi)嵌式微處理器6為中心，匹配電源電路12、時鐘晶振電路8、動態(tài)存儲器30狀1110、閃存？1&81111、輸入/輸出接口9及調(diào)試接口 JTAG7，保證嵌入式微處理器正常的運行系統(tǒng)，可稱為嵌入式最小系統(tǒng)；
[0034]所述電源電路12為整個控制電路供電，同時還通過微處理器6為時鐘晶振電路8、動態(tài)存儲器SDRAM10及閃存Flashll供電，保證了系統(tǒng)的穩(wěn)定性；
[0035]所述時鐘晶振電路8為整個系統(tǒng)提供時鐘頻率，保證系統(tǒng)的正常運行速度；
[0036]所述閃存Flashll主要用于存放嵌入式操作系統(tǒng)、用戶應用程序或其他在系統(tǒng)掉電后需要保存的數(shù)據(jù)；
[0037]所述動態(tài)存儲器SDRAM10主要是系統(tǒng)代碼運行的場所；
[0038]所述調(diào)試接口 JTAG7，用于完成操作系統(tǒng)軟件的下載與燒寫工作。
[0039]工作過程:[0040]當某個節(jié)點向網(wǎng)關(guān)發(fā)送特殊封包的數(shù)據(jù)時，經(jīng)第一控制主機I解包后，把特殊結(jié)構(gòu)的數(shù)據(jù)放置在雙口 RAM上，再由第二控制主機5讀取雙口 RAM上的數(shù)據(jù)并發(fā)送至內(nèi)網(wǎng)；
[0041]由于第二控制主機5僅僅對特殊結(jié)構(gòu)的數(shù)據(jù)有響應，而其他的數(shù)據(jù)如病毒、網(wǎng)絡(luò)攻擊等均無響應，這樣就能在即滿足數(shù)據(jù)通信的情況下，完全隔離網(wǎng)絡(luò)攻擊，達到網(wǎng)絡(luò)安全的目的。
【權(quán)利要求】
1.一種網(wǎng)關(guān)，包括第一控制主機(1)、雙口 RAM(3)、第二控制主機(5)及網(wǎng)線⑵；其特征在于:所述第一控制主機⑴通過網(wǎng)線⑵與雙口 RAM(3)的一個連接口相連接；所述雙口 RAM(3)的另一個連接口通過網(wǎng)線(2)與第二控制主機(5)相連接；所述第一控制主機(I)連接外部網(wǎng)絡(luò)；所述第二控制主機(5)連接內(nèi)部網(wǎng)絡(luò)。
2.根據(jù)權(quán)利要求1所述的一種網(wǎng)關(guān)，其特征在于:第一控制主機(I)包括微處理器(6)、電源電路(12)、時鐘晶振電路(8)、動態(tài)存儲器SDRAM(IO)、閃存Flash(Il)、輸入/輸出接口(9)及調(diào)試接口 JTAG(7);所述微處理器(6)分別與電源電路(12)、時鐘晶振電路(8)、動態(tài)存儲器SDRAM(IO)、閃存Flash (11)、輸入/輸出接口 (9)及調(diào)試接口 JTAG(7)電連接。
3.根據(jù)權(quán)利要求2所述的一種網(wǎng)關(guān)，其特征在于:所述動態(tài)存儲器SDRAM(IO)包括存儲器U1、電容Cl、電容C2及電容C3 ;所述存儲器Ul的I腳與電容Cl的I腳連接；所述電容Cl的2腳接地；所述存儲器Ul的14腳、27腳分別與I腳并聯(lián)后接+3.3V電源；存儲器Ul的3腳與9腳并聯(lián)后與電容C2的I腳電路；所述電容C2的2腳與電容C3的2腳并聯(lián)后接地；所述電容C3的I腳分別與存儲器Ul的43腳、49腳電連接；所述存儲器Ul的43腳與49腳并聯(lián)；所述存儲器Ul的2腳接入LDATAO信號；所述存儲器Ul的4腳接入LDATAl信號；所述存儲器Ul的5腳接入LDATA2信號；所述存儲器Ul的7腳接入LDATA3信號；所述存儲器Ul的10腳接入LDATA4信號；所述存儲器Ul的11腳接入LDATA5信號；所述存儲器Ul的13腳接入LDATA7信號；所述存儲器Ul的42腳接入LDATA8信號；所述存儲器Ul的44腳接入LDATA9信號；所述存儲器Ul的45腳接入LDATA10信號；所述存儲器Ul的47腳接入LDATAl I信號；所述存儲器Ul的48腳接入LDATA12信號；所述存儲器Ul的50腳接入LDATA13信號；所述存儲器Ul的51腳接入LDATA14信號；所述存儲器Ul的53腳接入LDATA15信號；所述存儲器Ul的23腳接入LADDR2信號；所述存儲器Ul的24腳接入LADDR3信號；所述存儲器Ul的25腳接入LADDR4信號；所述存儲器Ul的26腳接入LADDR5信號；所述存儲器Ul的29腳接入LADDR6信號；所述存儲器Ul的31腳接入LADDR8信號；所述存儲器Ul的32腳接入LADDR9信號；所述存儲器Ul的33腳接入LADDR10信號；所述存儲器Ul的34腳接入LADDRl I信號；所述存儲器Ul的22腳接入LADDR12信號；所述存儲器Ul的35腳接入LADDR13信號；所述存儲器Ul的36腳接入LADDR14信號；所述存儲器Ul的20腳接入LADDR24信號；所述存儲器Ul的21腳接入LADDR25信號；所述存儲器Ul的15腳接入LaWBEO信號；所述存儲器Ul的39腳接入LaWBEl信號；所述存儲器Ul的37腳接入LsCKE信號；所述存儲器Ul的38腳接入LsCLKO信號；所述存儲器Ul的28腳與41腳、54腳并聯(lián)后接地；所述存儲器Ul的6腳與12腳、46腳、52腳并聯(lián)后接地；所述存儲器Ul的19腳接入LaGCS6信號；所述存儲器Ul的18腳接入LaSRAS信號；所述存儲器Ul的17腳接入LaSCAS信號；所述存儲器Ul的16腳接入LaWE信號。
4.根據(jù)權(quán)利要求2所述的一種網(wǎng)關(guān)，其特征在于:所述微處理器(6)為ARM9-S3C2410的系統(tǒng)處理器，其結(jié)構(gòu)為內(nèi)嵌式微處理器。
5.根據(jù)權(quán)利要求2所述的一種網(wǎng)關(guān)，其特征在于:所述動態(tài)存儲器SDRAM(IO)包括芯片 HY57V561620BT-H 芯片。
6.根據(jù)權(quán)利要求2所述的一種網(wǎng)關(guān)，其特征在于:所述閃存Flash(Il)包括K9F1208芯片和SST39VF1601芯片。
7.根據(jù)權(quán)利要求6所述的一種網(wǎng)關(guān)，其特征在于:所述SST39VF1601芯片電路包括芯片U2、電阻R1、電阻R2、電阻R3及電容C4 ;所述芯片U2的6腳與電阻R2的2腳電連接； 所述電阻R2的1腳分別與芯片U2的13腳、36腳電連接；所述電阻R2的1腳接地；所述芯片U2的7腳與電阻Rl的1腳電連接；所述電阻Rl的2腳接+3.3V電源；所述芯片U2的7腳還接入RnB信號；所述芯片U2的9腳接入nFCE信號；所述芯片U2的16腳接入CLE信號；所述芯片U2的17腳接入ALE信號；所述芯片U2的18腳接入nFWE信號；所述芯片U2的8腳接入nRFE信號；所述芯片U2的44腳接入LDATA7信號；所述芯片U2的43腳接入LDATA6信號；所述芯片U2的42腳接入LDATA5信號；所述芯片U2的41腳接入LDATA4信號；所述芯片U2的32腳接入LDATA3信號；所述芯片U2的31腳接入LDATA2信號；所述芯片U2的30腳接入LDATAl信號；所述芯片U2的29腳接入LDATAO信號；所述芯片U2的19腳與電阻R3的1腳電連接；所述電阻R3的2腳分別與所述芯片U2的12腳、37腳、電容C4的1腳電連接；所述電容C4的1腳接地。
8.根據(jù)權(quán)利要求1所述的一種網(wǎng)關(guān)，其特征在于:所述第二控制主機(5)的結(jié)構(gòu)與第一控制主機(1)的結(jié)構(gòu)相同。
9.根據(jù)權(quán)利要求1所述的一種網(wǎng)關(guān)，其特征在于:所述雙口RAM(3)為八位十六字節(jié)的RAM。
【文檔編號】H04L12/66GK203734693SQ201420029558
【公開日】2014年7月23日 申請日期:2014年1月17日 優(yōu)先權(quán)日:2014年1月17日
【發(fā)明者】樊明堂 申請人:上海科東實業(yè)有限公司