一種用于智能變電站同步測(cè)試的時(shí)鐘同步裝置制造方法
【專利摘要】本實(shí)用新型公開了一種用于智能變電站同步測(cè)試的時(shí)鐘同步裝置，屬于電力系統(tǒng)時(shí)間基準(zhǔn)【技術(shù)領(lǐng)域】，該裝置包括GPS接收模塊、單片機(jī)、FPGA、輸出模塊，所述GPS接收模塊、單片機(jī)、FPGA、輸出模塊依次連接，所述GPS接收模塊、單片機(jī)、FPGA均與邏輯控制電路連接。本實(shí)用新型有效解決了現(xiàn)有時(shí)間同步裝置存在的同步方式單一、對(duì)時(shí)時(shí)間長(zhǎng)，無法充分利用智能變電站全站同步時(shí)鐘源的輸出信號(hào)以及設(shè)備成本較高的問題，滿足了電力系統(tǒng)各類裝置時(shí)間同步測(cè)試的同步觸發(fā)要求。
【專利說明】
【技術(shù)領(lǐng)域】
[0001] 本實(shí)用新型涉及電力系統(tǒng)時(shí)間基準(zhǔn)【技術(shù)領(lǐng)域】，特別是一種用于智能變電站同步 測(cè)試的時(shí)鐘同步裝置。 一種用于智能變電站同步測(cè)試的時(shí)鐘同步裝置

【背景技術(shù)】
[0002] 智能變電站的快速發(fā)展，對(duì)時(shí)間同步裝置提出了更高的要求，迫切需要準(zhǔn)確、安 全、可靠、高效的時(shí)間同步裝置，為智能變電站各類設(shè)備的運(yùn)行和測(cè)試提供精確的時(shí)間基 準(zhǔn)?，F(xiàn)有的時(shí)間同步裝置一般采用內(nèi)部集成GPS接收模塊，通過控制器將GPS時(shí)間報(bào)文解析 后，再發(fā)出時(shí)間報(bào)文和時(shí)間同步脈沖的方式，但其無法充分利用智能變電站全站同步時(shí)鐘 源的輸出信號(hào)，只能單一的利用GPS天線接收一種時(shí)間基準(zhǔn)信號(hào)，輸入形式單一，對(duì)時(shí)時(shí)間 長(zhǎng)，嚴(yán)重制約了智能變電站同步測(cè)試的效率，且每套時(shí)間裝置都需配置一套GPS時(shí)鐘天線， 設(shè)備成本較高。


【發(fā)明內(nèi)容】

[0003] 本實(shí)用新型所要解決的技術(shù)問題是，針對(duì)現(xiàn)有技術(shù)不足，提供一種用于智能變電 站同步測(cè)試的時(shí)鐘同步裝置，有效解決現(xiàn)有時(shí)間同步裝置存在的同步方式單一、對(duì)時(shí)時(shí)間 長(zhǎng)，無法充分利用智能變電站全站同步時(shí)鐘源的輸出信號(hào)以及設(shè)備成本較高的問題，滿足 電力系統(tǒng)各類裝置時(shí)間同步測(cè)試的同步觸發(fā)要求。
[0004] 為解決上述技術(shù)問題，本實(shí)用新型所采用的技術(shù)方案是：一種用于智能變電站同 步測(cè)試的時(shí)鐘同步裝置，包括GPS接收模塊、單片機(jī)、FPGA、輸出模塊，所述GPS接收模塊、單 片機(jī)、FPGA、輸出模塊依次連接，所述GPS接收模塊、單片機(jī)、FPGA均與邏輯控制電路連接。
[0005] 還包括IRIG-B碼接收模塊；所述IRIG-B碼接收模塊與所述邏輯控制電路連接。
[0006] 所述IRIG-B碼接收模塊包括TTL接收電路、RS422接收電路和光纖接收電路，所述 TTL接收電路包括緩沖器和與所述緩沖器連接的第一光耦隔離芯片，所述第一光耦隔離芯 片接入所述邏輯控制電路；所述RS422接收電路包括MAX3081芯片和與所述MAX3081芯片 連接的第二光耦隔離芯片，所述第二光耦隔離芯片接入所述邏輯控制電路；所述光纖接收 電路包括HFBR-24X2芯片與所述HFBR-24X2芯片連接的74LVC1G240芯片，所述74LVC1G240 芯片的一個(gè)輸出端與第一光耦連接，所述74LVC1G240芯片的另一個(gè)輸出端與所述邏輯控 制電路連接。
[0007] 所述邏輯控制電路包括四個(gè)高速可控緩沖門，第一、第二高速可控緩沖門串聯(lián)，第 二高速可控緩沖門、第四高速可控緩沖門輸出端接入FPGA;第一、第二、第三、第四高速可 控緩沖門控制端均接入單片機(jī)；所述第一高速可控緩沖門的輸出端和第三高速可控緩沖門 輸出端均與所述單片機(jī)連接。
[0008] 所述輸出模塊包括IRIG-B碼電信號(hào)輸出部分、IRIG-B碼光信號(hào)輸出部分、分秒 脈沖輸出部分；所述IRIG-B碼電信號(hào)輸出部分包括TTL輸出電路和RS422輸出電路，所述 TTL輸出電路包括第三光耦，所述RS422輸出電路包括一級(jí)轉(zhuǎn)換芯片，所述第三光耦一個(gè)輸 入端與所述FPGA連接，所述第三光耦輸出端與所述一級(jí)轉(zhuǎn)換芯片連接；所述IRIG-B碼光信 號(hào)輸出部分包括第一雙與門驅(qū)動(dòng)器，所述第一雙與門驅(qū)動(dòng)器接有兩個(gè)光纖接口芯片，所述 第一雙與門驅(qū)動(dòng)器輸入端與所述第三光f禹輸出端連接；所述分秒脈沖輸出部分包括TTL電 平DB9接口分秒脈沖輸出電路、TTL電平鳳凰端子接口分秒脈沖輸出電路、光信號(hào)分秒脈沖 輸出電路；所述TTL電平DB9接口分秒脈沖輸出電路包括SN74LVC4245PW驅(qū)動(dòng)器和與所述 SN74LVC4245PW驅(qū)動(dòng)器連接的DB9連接器，所述SN74LVC4245PW驅(qū)動(dòng)器輸入端與所述FPGA 連接；所述TTL電平鳳凰端子接口分秒脈沖輸出電路包括第四光耦、第五光耦，所述第四光 耦和第五光耦輸入端分別與所述FPGA連接；所述光信號(hào)分秒脈沖輸出電路包括第二雙與 門驅(qū)動(dòng)器，所述第二雙與門驅(qū)動(dòng)器接有兩個(gè)光纖接口芯片，所述第二雙與門驅(qū)動(dòng)器輸入端 分別與所述第四光耦、第五光耦輸出端連接。
[0009] 與現(xiàn)有技術(shù)相比，本實(shí)用新型所具有的有益效果為：本實(shí)用新型裝置不僅可以接 收GPS時(shí)間基準(zhǔn)信號(hào)，而且還可方便地與智能變電站內(nèi)的GPS時(shí)鐘源的同步時(shí)鐘輸出進(jìn)行 接口，接收其IRIG-B時(shí)間基準(zhǔn)信號(hào)，同步迅速；邏輯控制電路可以縮短觸發(fā)脈沖延時(shí)，提高 時(shí)間同步性；輸出模塊可方便地與各類電力系統(tǒng)裝置進(jìn)行接口，為各類電力系統(tǒng)裝置提供 精確時(shí)鐘信號(hào)，滿足電力系統(tǒng)各類裝置時(shí)間同步的要求。本實(shí)用新型有效解決了現(xiàn)有時(shí)間 同步裝置存在的同步方式單一、對(duì)時(shí)時(shí)間長(zhǎng)，無法充分利用智能變電站全站同步時(shí)鐘源的 輸出信號(hào)以及設(shè)備成本較高的問題，滿足了電力系統(tǒng)各類裝置時(shí)間同步測(cè)試的同步觸發(fā)要 求。

【專利附圖】

【附圖說明】
[0010] 圖1為本實(shí)用新型一種實(shí)施例結(jié)構(gòu)框圖；
[0011] 圖2為本實(shí)用新型另一種實(shí)施例結(jié)構(gòu)框圖；
[0012] 圖3為本實(shí)用新型一實(shí)施例GPS接收模塊原理圖；
[0013] 圖4為本實(shí)用新型一實(shí)施例IRIG-B碼電信號(hào)接收模塊原理圖；
[0014] 圖5為本實(shí)用新型一實(shí)施例IRIG-B碼光纖接收模塊原理圖；
[0015] 圖6為本實(shí)用新型一實(shí)施例邏輯控制電路原理圖；
[0016] 圖7為本實(shí)用新型一實(shí)施例IRIG-B碼電信號(hào)輸出電路原理圖；
[0017] 圖8為本實(shí)用新型一實(shí)施例IRIG-B碼光信號(hào)輸出電路原理圖；
[0018] 圖9為本實(shí)用新型一實(shí)施例TTL電平（DB9接口）分、秒脈沖輸出電路原理圖； [0019] 圖10為本實(shí)用新型一實(shí)施例TTL電平(鳳凰端子接口）分、秒脈沖輸出電路原理 圖；
[0020] 圖11為本實(shí)用新型一實(shí)施例光信號(hào)分、秒脈沖輸出電路原理圖。

【具體實(shí)施方式】
[0021] 本實(shí)用新型一種實(shí)施例如圖1所示，包括GPS接收模塊、單片機(jī)、FPGA、輸出模塊， 所述GPS接收模塊、單片機(jī)、FPGA、輸出模塊依次連接，所述GPS接收模塊、單片機(jī)、FPGA均 與邏輯控制電路連接。
[0022] 本實(shí)用新型另一種實(shí)施例如圖2所示，包括GPS接收模塊、IRIG-B碼接收模塊、單 片機(jī)、FPGA、輸出模塊，所述GPS接收模塊以及IRIG-B碼接收模塊、單片機(jī)、FPGA、輸出模塊 依次連接，所述GPS接收模塊以及IRIG-B碼接收模塊、單片機(jī)、FPGA均與邏輯控制電路連 接。
[0023] 如圖3所示，GPS接收模塊由芯片LEA-6T、電源電路以及BNC天線接口組成； LEA-6T通過天線接口 RF接收GPS時(shí)間基準(zhǔn)信號(hào)，一方面，將接收到的時(shí)間報(bào)文通過串口 以NMEA-0183格式傳給單片機(jī)，另一方面，在時(shí)間數(shù)據(jù)有效時(shí)，每秒向邏輯控制電路發(fā)送 100ms脈寬的脈沖；由（R12, Dl，U5, Rll，R10, BT1)組成的備用電源電路在主電源斷電后給 LEA-6T的內(nèi)部時(shí)鐘和內(nèi)部配置寄存器供電。
[0024] 如圖4、圖5所示，IRIG-B碼接收電路由TTL接收電路，RS422接收電路和光纖 接收電路組成；TTL接收電路由74LVC1G125緩沖和光耦隔離組成，輸入端對(duì)電源反接二極 管1N4007限幅，信號(hào)經(jīng)過光耦TLP113隔離后轉(zhuǎn)換為3. 3VTTL電平，接入邏輯控制電路； RS422接收電路經(jīng)過MAX3081將差分信號(hào)轉(zhuǎn)換為TTL電平，再經(jīng)過光耦TLP113隔離轉(zhuǎn)換為 3. 3VTTL電平，接入邏輯控制電路，R32 (100 Ω )對(duì)RS422信號(hào)鏈路進(jìn)行阻抗匹配，增強(qiáng)抗干 擾能力，瞬態(tài)抑制二極管（SMBJ12CA)防止沖擊電路；光IRIG-B碼接收電路由HFBR-24X2和 74LVC1G240組成，HFBR-24X2接收波長(zhǎng)為820nm的光信號(hào)，輸出與發(fā)射端相反的電信號(hào)，經(jīng) 過74LVC1G240將電信號(hào)取反還原，由單片機(jī)（MSP430F149)控制光耦NEC2701，作為使能控 制74LVC1G240通斷，進(jìn)而控制光IRIG-B碼信號(hào)進(jìn)入邏輯控制電路，電容C74濾除高頻干擾 信號(hào)。
[0025] 如圖6所示，邏輯控制電路是由單片機(jī)（MSP430F149) I/O 口控制的一組高速可控 緩沖門（74LVC1G125)組成。單片機(jī)（MSP430F149)通過控制74LVC1G125的通斷來選擇輸入 信號(hào)，經(jīng)過 U19 (74LVC1G125)和 U17 (74LVC1G125)的 IRIG-B 碼信號(hào) HME_DATA 進(jìn)入單片 機(jī)（MSP430F149)的I/O中斷口，單片機(jī)（MSP430F149)利用定時(shí)中斷解析IRIG-B碼信號(hào)；經(jīng) 過U20 (74LVC1G125)選擇的脈沖信號(hào)進(jìn)入FPGA作為輸出秒脈沖的初始信號(hào)和輸出IRIG-B 碼的起始標(biāo)志。
[0026] 在選擇輸入信號(hào)為GPS信號(hào)時(shí)，單片機(jī)（MSP430F149)通過串口中斷的形式接收并 解析報(bào)文，解析后生成BCD碼格式的時(shí)間報(bào)文，一邊通過串口輸出給被測(cè)試設(shè)備，一邊通過 數(shù)據(jù)總線傳給FPGA，F(xiàn)PGA根據(jù)時(shí)間信息再生成IRIG-B時(shí)間碼，通過輸出模塊傳給被測(cè)試設(shè) 備，另一方面，在將時(shí)間報(bào)文發(fā)送給單片機(jī)（MSP430F149)時(shí)，GPS接收模塊（LEA-6T)還向邏 輯控制電路發(fā)出一個(gè)秒脈沖，邏輯控制電路在單片機(jī)（MSP430F149)的控制下，將該秒脈沖 傳給FPGA，F(xiàn)PGA再將該秒脈沖轉(zhuǎn)換成規(guī)定格式的同步脈沖信號(hào)，通過輸出模塊輸出至被測(cè) 試設(shè)備，完成GPS對(duì)時(shí)。這樣以不經(jīng)過軟件處理的秒脈沖作為輸出的同步脈沖，利用邏輯電 路快速響應(yīng)的特性，可保證輸入時(shí)間與輸出時(shí)間的高同步性，減少觸發(fā)延時(shí)。
[0027] 在選擇IRIG-B碼信號(hào)輸入時(shí)，經(jīng)過IRIG-B碼輸入電路和邏輯控制電路的信號(hào)送 至單片機(jī)（MSP430F149)，單片機(jī)（MSP430F149)接收IRIG-B碼信號(hào)，利用定時(shí)器解析B碼 信息，并觸發(fā)向FPGA發(fā)送時(shí)間數(shù)據(jù)，F(xiàn)PGA再通過輸出模塊將IRIG-B碼時(shí)間報(bào)文傳給被測(cè) 試設(shè)備；同時(shí)，IRIG-B碼接收模塊將IRIG-B時(shí)間基準(zhǔn)信號(hào)轉(zhuǎn)換為統(tǒng)一的電平，在單片機(jī) (MSP430F149)的控制下，邏輯控制電路截選B碼的起始脈沖作為觸發(fā)秒脈沖，由FPGA將 該觸發(fā)秒脈沖轉(zhuǎn)換成規(guī)定格式的同步脈沖信號(hào)，通過輸出模塊輸出至被測(cè)試設(shè)備，實(shí)現(xiàn) IRIG-B碼對(duì)時(shí)同步。同樣，由于邏輯電路響應(yīng)速度快，保證了輸入時(shí)間與輸出時(shí)間的高同步 性，減少觸發(fā)延時(shí)。
[0028] 如圖7、圖8所示，IRIG-B碼輸出模塊由TTL輸出電路、RS422輸出電路、光纖輸出 電路組成；FPGA將單片機(jī)（MSP430F149)傳來的時(shí)間數(shù)據(jù)轉(zhuǎn)換為串行IRIG-B碼信號(hào)，邏輯 控制電路得到的秒脈沖信號(hào)作為每秒IRIG-B碼的起始信號(hào)，由FPGA生成的IRIG-B碼信號(hào) 經(jīng)過光耦（TLP113)輸出TTL信號(hào)，隔離后的TTL信號(hào)再經(jīng)過一級(jí)轉(zhuǎn)換芯片（MAX3081)輸出 RS422信號(hào)，隔離后的TTL信號(hào)同時(shí)經(jīng)過HFBR-14x2輸出光IRIG-B碼信號(hào)。
[0029] 如圖9、圖10、圖11所示，分、秒脈沖信號(hào)由FPGA生成后經(jīng)過隔離驅(qū)動(dòng)芯片U2 (SN74LVC4245PW)或者經(jīng)過光耦U9、U10 (TLP113)輸出TTL信號(hào)，光耦U9、U10隔離后的脈 沖信號(hào)再經(jīng)過HFBR-14x2輸出光脈沖信號(hào)。
【權(quán)利要求】
1. 一種用于智能變電站同步測(cè)試的時(shí)鐘同步裝置，其特征在于，包括GPS接收模塊、單 片機(jī)、FPGA、輸出模塊，所述GPS接收模塊、單片機(jī)、FPGA、輸出模塊依次連接，所述GPS接收 模塊、單片機(jī)、FPGA均與邏輯控制電路連接。
2. 根據(jù)權(quán)利要求1所述的用于智能變電站同步測(cè)試的時(shí)鐘同步裝置，其特征在于，還 包括IRIG-B碼接收模塊；所述IRIG-B碼接收模塊與所述邏輯控制電路連接。
3. 根據(jù)權(quán)利要求2所述的用于智能變電站同步測(cè)試的時(shí)鐘同步裝置，其特征在于，所 述IRIG-B碼接收模塊包括TTL接收電路、RS422接收電路和光纖接收電路，所述TTL接收 電路包括緩沖器和與所述緩沖器連接的第一光耦隔離芯片，所述第一光耦隔離芯片接入所 述邏輯控制電路；所述RS422接收電路包括MAX3081芯片和與所述MAX3081芯片連接的第 二光耦隔離芯片，所述第二光耦隔離芯片接入所述邏輯控制電路；所述光纖接收電路包括 HFBR-24X2芯片與所述HFBR-24X2芯片連接的74LVC1G240芯片，所述74LVC1G240芯片的一 個(gè)輸出端與第一光耦連接，所述74LVC1G240芯片的另一個(gè)輸出端與所述邏輯控制電路連 接。
4. 根據(jù)權(quán)利要求3所述的用于智能變電站同步測(cè)試的時(shí)鐘同步裝置，其特征在于，所 述邏輯控制電路包括四個(gè)高速可控緩沖門，第一、第二高速可控緩沖門串聯(lián)，第二高速可控 緩沖門、第四高速可控緩沖門輸出端接入FPGA;第一、第二、第三、第四高速可控緩沖門控 制端均接入單片機(jī)；所述第一高速可控緩沖門的輸出端和第三高速可控緩沖門輸出端均與 所述單片機(jī)連接。
5. 根據(jù)權(quán)利要求4所述的用于智能變電站同步測(cè)試的時(shí)鐘同步裝置，其特征在于，所 述輸出模塊包括IRIG-B碼電信號(hào)輸出部分、IRIG-B碼光信號(hào)輸出部分、分秒脈沖輸出部 分；所述IRIG-B碼電信號(hào)輸出部分包括TTL輸出電路和RS422輸出電路，所述TTL輸出 電路包括第三光稱，所述RS422輸出電路包括一級(jí)轉(zhuǎn)換芯片，所述第三光稱一個(gè)輸入端與 所述FPGA連接，所述第三光耦輸出端與所述一級(jí)轉(zhuǎn)換芯片連接；所述IRIG-B碼光信號(hào)輸 出部分包括第一雙與門驅(qū)動(dòng)器，所述第一雙與門驅(qū)動(dòng)器接有兩個(gè)光纖接口芯片，所述第一 雙與門驅(qū)動(dòng)器輸入端與所述第三光耦輸出端連接；所述分秒脈沖輸出部分包括TTL電平 DB9接口分秒脈沖輸出電路、TTL電平鳳凰端子接口分秒脈沖輸出電路、光信號(hào)分秒脈沖輸 出電路；所述TTL電平DB9接口分秒脈沖輸出電路包括SN74LVC4245PW驅(qū)動(dòng)器和與所述 SN74LVC4245PW驅(qū)動(dòng)器連接的DB9連接器，所述SN74LVC4245PW驅(qū)動(dòng)器輸入端與所述FPGA 連接；所述TTL電平鳳凰端子接口分秒脈沖輸出電路包括第四光耦、第五光耦，所述第四光 耦和第五光耦輸入端分別與所述FPGA連接；所述光信號(hào)分秒脈沖輸出電路包括第二雙與 門驅(qū)動(dòng)器，所述第二雙與門驅(qū)動(dòng)器接有兩個(gè)光纖接口芯片，所述第二雙與門驅(qū)動(dòng)器輸入端 分別與所述第四光耦、第五光耦輸出端連接。
【文檔編號(hào)】H04J3/06GK203883848SQ201420158200
【公開日】2014年10月15日 申請(qǐng)日期:2014年4月2日 優(yōu)先權(quán)日:2014年4月2日
【發(fā)明者】趙永生, 劉海峰, 李輝, 王朕, 梁文武, 陳宏 , 劉偉良, 歐陽(yáng)帆, 洪權(quán), 敖非, 許立強(qiáng), 臧欣, 沈楊, 潘偉, 劉宇 申請(qǐng)人:國(guó)家電網(wǎng)公司, 國(guó)網(wǎng)湖南省電力公司, 國(guó)網(wǎng)湖南省電力公司電力科學(xué)研究院