專(zhuān)利名稱(chēng)：使用局部抗偏移時(shí)鐘發(fā)生器電路系統(tǒng)的時(shí)鐘分布網(wǎng)絡(luò)的制作方法
發(fā)明的領(lǐng)域本發(fā)明屬于在單一半導(dǎo)體芯片上制造的超大規(guī)模集成電路領(lǐng)域。更具體地說(shuō)，本發(fā)明涉及例如微處理器的超大規(guī)模集成電路的時(shí)鐘信號(hào)的整體分布。
發(fā)明的
背景技術(shù)：
超大規(guī)模集成電路經(jīng)常與作為時(shí)間基準(zhǔn)的時(shí)鐘信號(hào)同步工作。很多器件都是以這種方式工作。在這類(lèi)電路中，大概最值得注意的是微處理器和其它能工作在頻率高達(dá)100MHz的數(shù)據(jù)處理器件。希望下一代的處理器達(dá)到驚人的速度，例如500MHz到高于1GHz。
在這種電路中，需要把時(shí)鐘信號(hào)連接到分布在半導(dǎo)體芯片附近的每個(gè)功能塊上。這意味著同步工作的集成電路，例如微處理器，需要一個(gè)在整個(gè)芯片上分布時(shí)鐘信號(hào)的網(wǎng)絡(luò)。例如，在一個(gè)典型的微處理器中，該時(shí)鐘信號(hào)經(jīng)常是從提供一基準(zhǔn)頻率輸入的外部信號(hào)進(jìn)入到芯片而在內(nèi)部產(chǎn)生的。外部時(shí)鐘信號(hào)一般是從晶體諧振器電路獲得的。然后內(nèi)部產(chǎn)生的基準(zhǔn)時(shí)鐘信號(hào)被耦合到微處理器的各功能單元或邏輯群。顯然同步邏輯功能就意味著需要某種時(shí)鐘分布網(wǎng)絡(luò)。
當(dāng)超大規(guī)模集成電路，例如微處理器的工作頻率已經(jīng)提高時(shí)，怎樣有效地合成整個(gè)芯片上的時(shí)鐘信號(hào)的問(wèn)題已變得更難解決了。原因是一般的時(shí)鐘信號(hào)分布網(wǎng)絡(luò)把不同的延時(shí)(即時(shí)鐘偏移)引入該網(wǎng)絡(luò)不同分支中的時(shí)鐘信號(hào)中。引起時(shí)鐘偏移的因素包括電磁傳播延時(shí)(RCL)，分布網(wǎng)絡(luò)內(nèi)的緩沖器延時(shí)，和與構(gòu)成整個(gè)分布網(wǎng)絡(luò)的各個(gè)分布線路相關(guān)的電阻-電容延時(shí)。另外，時(shí)鐘偏移在整個(gè)半導(dǎo)體芯片的表面會(huì)發(fā)生變化，這是由于制造工藝中的變動(dòng)、溫度梯度、電源電壓變動(dòng)和不同的負(fù)載容量引起的。
為了給出一個(gè)面向電路設(shè)計(jì)者和計(jì)算機(jī)設(shè)計(jì)者的大課題的好主意，下一代微處理器的目標(biāo)在于在500MHz和更高的頻率下工作。在這些非常高頻率下，時(shí)鐘信號(hào)仍必須能夠被耦合到分布在面積約為650mils2的半導(dǎo)體芯片上周?chē)拇笥谝磺f(wàn)個(gè)的晶體管上。
在整個(gè)很大的微處理器芯片上分布高速時(shí)鐘信號(hào)的最主要困難之一是邏輯門(mén)負(fù)載的問(wèn)題。過(guò)去已提出各種各樣的技術(shù)用于消除時(shí)鐘信號(hào)分布網(wǎng)絡(luò)內(nèi)的時(shí)鐘偏移。這些途徑一般包括使無(wú)延時(shí)地驅(qū)動(dòng)邏輯門(mén)的負(fù)載電容的鏈狀的隔離緩沖器。現(xiàn)有技術(shù)中包括了各種各樣設(shè)計(jì)成實(shí)現(xiàn)芯片上低的時(shí)鐘偏移的不同的時(shí)鐘分布網(wǎng)絡(luò)的例子，例如，美國(guó)專(zhuān)利5,289,866；5,307,381；5,339,253；5,361,277；5,376,842；5,397,943；以及5,398,262；描述了在超大規(guī)模集成電路中，如微處理器，為減少時(shí)鐘偏移的共同目標(biāo)的時(shí)鐘分布網(wǎng)絡(luò)和電路系統(tǒng)。
將會(huì)看到，本發(fā)明提供了一種用于很好地適合于高性能、高頻率數(shù)據(jù)處理器件的時(shí)鐘信號(hào)分布的方法和裝置。本發(fā)明能使高頻時(shí)鐘(例如500MHz或更高)以相對(duì)整體系統(tǒng)時(shí)鐘偏移最小的方式分布在如微處理器那樣的高性能電路中。本發(fā)明也能使時(shí)鐘分布網(wǎng)絡(luò)中的偏移變動(dòng)量減少到是小，這種偏移變動(dòng)量是由整個(gè)芯片上的互連電阻、互連電容、互連電感、和晶體管參數(shù)變化量引起的。此外，本發(fā)明能減少時(shí)鐘分布端點(diǎn)的相抖動(dòng)的來(lái)源。
發(fā)明的概述本發(fā)明的主題是用于高速集成電路(IC)如微處理器的時(shí)鐘信號(hào)分布網(wǎng)絡(luò)。本發(fā)明使時(shí)鐘偏移減到最小，使負(fù)載和配置在芯片周?chē)倪壿嬋夯蚬δ軉卧嗥胶?。本發(fā)明也消除了時(shí)鐘緩沖延時(shí)。因此一個(gè)單元或群中的局部邏輯信號(hào)能工作在臨界附近(即時(shí)間容限)。
在一個(gè)實(shí)施例中，本發(fā)明包括一個(gè)用于接收外部產(chǎn)生的時(shí)鐘信號(hào)的時(shí)鐘合成器。該時(shí)鐘合成器能阻止外部時(shí)鐘產(chǎn)生內(nèi)部時(shí)鐘信號(hào)偏移。這個(gè)內(nèi)部時(shí)鐘信號(hào)以導(dǎo)電圖形或線路的“樹(shù)”的形式分布于半導(dǎo)體芯片周?chē)?。該“?shù)”形導(dǎo)電網(wǎng)絡(luò)包括一個(gè)根部節(jié)點(diǎn)和多個(gè)互連分支。這樹(shù)形導(dǎo)電網(wǎng)路的根部節(jié)點(diǎn)與時(shí)鐘合成器相連接，多個(gè)互連分支分布在集成電路周?chē)?。每一個(gè)互連分支都有一個(gè)基本上互相匹配的特征阻抗。
本發(fā)明還包括多個(gè)分布于芯片周?chē)木植靠蛊茣r(shí)鐘發(fā)生器。每個(gè)局部抗偏移時(shí)鐘發(fā)生器都連接到樹(shù)形導(dǎo)電網(wǎng)絡(luò)相應(yīng)的互連分支上，其功能是作為從內(nèi)部整體時(shí)鐘信號(hào)產(chǎn)生一個(gè)局部時(shí)鐘信號(hào)的零延時(shí)緩沖器。該局部時(shí)鐘信號(hào)用以驅(qū)動(dòng)一個(gè)接近于局部抗偏移時(shí)鐘發(fā)生器的那部分集成電路的功能單元和邏輯群電路系統(tǒng)。附圖簡(jiǎn)述通過(guò)下面的詳細(xì)描述和附圖，本發(fā)明將會(huì)更好地被理解，但是，附圖不應(yīng)認(rèn)為將本發(fā)明限定于特定的實(shí)施例，而僅是幫助說(shuō)明和理解。


圖1描述了用在現(xiàn)有技術(shù)時(shí)鐘分布方案中的基本鎖相環(huán)電路。
圖2描述了一個(gè)用在現(xiàn)有技術(shù)時(shí)鐘分布方案中的緩沖器網(wǎng)絡(luò)。
圖3表示了根據(jù)本發(fā)明一個(gè)實(shí)施例的時(shí)鐘分布網(wǎng)絡(luò)設(shè)計(jì)圖。
圖4表示了根據(jù)本發(fā)明的另一個(gè)實(shí)施例的設(shè)計(jì)圖。
說(shuō)明書(shū)的詳細(xì)描述本發(fā)明涉及一個(gè)用于同步工作的集成電路的時(shí)鐘分布網(wǎng)絡(luò)。為了徹底理解本發(fā)明，在下面的描述中，將會(huì)出現(xiàn)許多特定部件，如特定的電路結(jié)構(gòu)，器件，互連等等。然而，應(yīng)該理解，這些特定部件不一定是實(shí)施本發(fā)明所必須的。換句話說(shuō)，為了避免使本發(fā)明不清楚，這里將不再詳細(xì)描述和討論一些公知的結(jié)構(gòu)，電路，方法等。
圖1表示外部產(chǎn)生的基準(zhǔn)時(shí)鐘信號(hào)(XCLK)被耦合到一微處理器11上而產(chǎn)生內(nèi)部時(shí)鐘信號(hào)(ICLK)的一個(gè)常規(guī)方案。一鎖相環(huán)(PLL)12接收外部時(shí)鐘信號(hào)作為微處理器11的輸入信號(hào)。圖1中顯示的PLL12包括一個(gè)標(biāo)準(zhǔn)的反饋電路，該反饋電路包括相檢測(cè)器13、充電泵14、和壓控振蕩器(VCO)15。PLL12主要是作為一個(gè)用來(lái)實(shí)現(xiàn)外部時(shí)鐘信號(hào)XCLK和驅(qū)動(dòng)微處理器的內(nèi)部邏輯門(mén)的內(nèi)部時(shí)鐘信號(hào)ICLK之間的零偏移的輸入緩沖器用的。
經(jīng)常需要一個(gè)大緩沖器網(wǎng)絡(luò)17來(lái)為微處理器的多個(gè)功能塊產(chǎn)生足夠強(qiáng)的驅(qū)動(dòng)電流。圖1中，必須由內(nèi)部時(shí)鐘信號(hào)驅(qū)動(dòng)的負(fù)載電容用CCHIP表示。當(dāng)微處理器的設(shè)計(jì)使分布在硅襯底上的晶體管數(shù)量增加時(shí)，芯片電容CCHIP相應(yīng)地隨著緩沖器延時(shí)網(wǎng)絡(luò)17復(fù)雜性的增加而增加。關(guān)于在外部時(shí)鐘信號(hào)XCLK和內(nèi)部時(shí)鐘信號(hào)ICL12之間保持零偏移，電路尺寸的增加已經(jīng)不是難題了，這是因?yàn)镻LLK實(shí)質(zhì)上消除了兩種時(shí)鐘信號(hào)間的相變動(dòng)。換句話說(shuō)，PLL12在保持稱(chēng)為XCLK或ICLK的輸入/輸出(I/O)信號(hào)的臨界時(shí)間關(guān)系(例如設(shè)置和保持)方面非常有利。
但是另外一個(gè)問(wèn)題產(chǎn)生了。因?yàn)榫彌_器網(wǎng)絡(luò)17復(fù)雜性增大，帶有具有多個(gè)相關(guān)延時(shí)的各個(gè)分支網(wǎng)絡(luò)，時(shí)鐘分布網(wǎng)絡(luò)中的分支之間的匹配已很難實(shí)現(xiàn)。此外，當(dāng)半導(dǎo)體芯片的總面積增加時(shí)，有效溝道長(zhǎng)度、閾值電壓以及工藝和溫度的變動(dòng)等都會(huì)引起整個(gè)網(wǎng)絡(luò)的緩沖器信號(hào)延時(shí)(DC)的大的變化。從AC角度看，只被PLL12中的VCO15控制的相不穩(wěn)定性，由于更多的緩沖器延時(shí)和電源電壓的變動(dòng)及整個(gè)芯片的噪聲，在較大的處理器器件中變得更壞了。
這種情況在表示傳統(tǒng)的分布網(wǎng)絡(luò)17的圖2中示出。網(wǎng)絡(luò)17包括一個(gè)被布置在相聯(lián)的樹(shù)形結(jié)構(gòu)中的互連緩沖器(20)的網(wǎng)絡(luò)。該樹(shù)形結(jié)構(gòu)被設(shè)計(jì)成時(shí)鐘信號(hào)ICLK對(duì)分布在半導(dǎo)體芯片上的多個(gè)功能邏輯塊提供足夠的驅(qū)動(dòng)電流。例如，在圖2中，緩沖器20a可以位于芯片右上角附近，并驅(qū)動(dòng)一個(gè)用CLI表示的負(fù)載。另一方面，緩沖器20b可以位于芯片左下角附近，并驅(qū)動(dòng)一組用負(fù)載電容CL2表示的邏輯門(mén)。
由于電源的變動(dòng)和芯片對(duì)角間的噪聲，還有緩沖器延時(shí)和時(shí)鐘信號(hào)匹配的差異，緩沖器20a和20b的輸出間的時(shí)間關(guān)系可能會(huì)發(fā)生相當(dāng)大的改變。從DC(即延時(shí))角度和從AC(即抖動(dòng))角度出發(fā)，這種變化可能相當(dāng)不利。熟悉半導(dǎo)體芯片設(shè)計(jì)技術(shù)的專(zhuān)業(yè)人員將會(huì)意識(shí)到，如果抖動(dòng)存在于位于芯片兩個(gè)不同區(qū)域中的邏輯電路之間，結(jié)果在一個(gè)特定的時(shí)間容限內(nèi)，器件執(zhí)行邏輯功能的能力可能急劇下降。
圖3是實(shí)現(xiàn)本發(fā)明的一個(gè)實(shí)施例的設(shè)計(jì)途徑的簡(jiǎn)圖。圖3是通過(guò)使在時(shí)鐘分布樹(shù)中由上述變化因素引起的偏移變化量為最小來(lái)解決前面提到的問(wèn)題的一個(gè)時(shí)鐘分布網(wǎng)絡(luò)。圖3中的網(wǎng)絡(luò)使用了一個(gè)主要起到零延時(shí)緩沖器作用的整體抗偏移時(shí)鐘合成器(DCS)30。在一個(gè)實(shí)施方案中，抗DCS30包括一個(gè)基于鎖相環(huán)的電路，該電路能把外部時(shí)鐘信號(hào)XCLK合成為按照高頻微處理器(例如，ICLK)要求適當(dāng)?shù)膬?nèi)部時(shí)鐘比。DCS30最好位于半導(dǎo)體芯片的一個(gè)角上或邊緣附近，以使其與電源電壓、溫度以及晶體管的有效溝道長(zhǎng)度相匹配，而這些量的每一個(gè)都盡可能地與整體時(shí)鐘相一致。
內(nèi)部時(shí)鐘信號(hào)是使用在圖3中表示的，包括電阻31、33、34和電容器CB的一個(gè)優(yōu)選的RCL樹(shù)形電路從DCS30來(lái)分配的。電容CB表示涉及把時(shí)鐘信號(hào)從DCS30耦合到局部抗偏移時(shí)鐘發(fā)生器(DCG)緩沖器40的金屬線或圖形的普通互連電容。該DCG緩沖器40能在局部抗偏移并把內(nèi)部時(shí)鐘信號(hào)分配到處理器芯片的子區(qū)域(即時(shí)鐘區(qū))。局部抗偏移發(fā)生器電路的目的之一是為了從整體DCS30緩沖時(shí)鐘子區(qū)域(時(shí)鐘區(qū))門(mén)負(fù)載。通過(guò)做到這一點(diǎn)，由整體時(shí)鐘分布系統(tǒng)引起的延時(shí)量被減到最小。還應(yīng)注意到圖3所示時(shí)鐘分布系統(tǒng)中的每個(gè)無(wú)源元件(例如，RM，RM1等)都是匹配的。另外說(shuō)明一下，分支RCL33a與其相應(yīng)的分支RCL33b也是匹配的；分支RCL34a與RCL34b，RCL34c與RCL34d等等也是匹配的。
通過(guò)使互連的電阻，電容和電感與其相應(yīng)的分布網(wǎng)絡(luò)的分支相匹配，能使傳送到芯片各個(gè)功能單元的整體時(shí)鐘信號(hào)有一個(gè)均衡的延時(shí)。另外，因?yàn)槊總€(gè)時(shí)鐘區(qū)門(mén)負(fù)載(由電容CCL1，CCL2，CCL3和CCL4表示的)都被其相應(yīng)的DCG緩沖器40a～40d所緩沖，所以由DCS30的RC網(wǎng)絡(luò)產(chǎn)生的延時(shí)量被減到最小。盡管圖3中的分布網(wǎng)絡(luò)的互連電阻、電容不可避免地存在變動(dòng)，時(shí)鐘分布樹(shù)形網(wǎng)絡(luò)的各個(gè)分支間的時(shí)鐘相的偏移量由于平衡的RC延時(shí)被減到最小。注意為使信號(hào)延時(shí)減至最小，每個(gè)DCG緩沖器40都提供給時(shí)鐘合成器電路30一個(gè)小的、但相等的輸入負(fù)載電容。
根據(jù)本發(fā)明，DCG緩沖器40可以包括大量抗偏移時(shí)鐘發(fā)生器電路中任何一個(gè)。然而，細(xì)致的系統(tǒng)設(shè)計(jì)可能要求DCG緩沖器40包括一個(gè)與時(shí)鐘合成器30不同類(lèi)型的抗偏移發(fā)生器電路。也就是說(shuō)，本發(fā)明的一個(gè)可能的實(shí)施例可以使用一個(gè)用于整體時(shí)鐘合成器30的鎖相環(huán)電路，和為避免抖動(dòng)增益問(wèn)題而補(bǔ)充了帶有一延時(shí)回路(DLL)的局部抗偏移緩沖器40。例如，美國(guó)專(zhuān)利US-5,317,202描述了一個(gè)適于作本發(fā)明局部抗偏移時(shí)鐘發(fā)生器的延時(shí)線環(huán)路。(美國(guó)專(zhuān)利US-5,317,202被轉(zhuǎn)讓給本發(fā)明受讓人，在此引入作參考)。
局部抗偏移時(shí)鐘發(fā)生器40的使用能使內(nèi)部時(shí)鐘信號(hào)，從較輕的容性負(fù)載到帶有實(shí)質(zhì)上零延時(shí)的較重的容性負(fù)載來(lái)驅(qū)動(dòng)。由于打算使每個(gè)DCG40趨于靠近一個(gè)邏輯群或芯片的一個(gè)特定區(qū)域，因此可在很大程度上消除芯片的溫度和工藝變動(dòng)。而且，因?yàn)槊總€(gè)DCG40都被定位，所以局部緩沖器延時(shí)被消除，晶體管失配的影響很小。要求在DCG之間匹配的關(guān)鍵性的器件恰恰是把相誤差引入相檢測(cè)器中的那些器件?？衫斫獾?，應(yīng)將在整個(gè)芯片上延伸的電源線保持為最小電源噪聲，以使DCG緩沖器電路的靈敏度達(dá)到最小。
AC時(shí)鐘信號(hào)變動(dòng)在邏輯門(mén)負(fù)載上以相抖動(dòng)的形式出現(xiàn)。
注意在圖3中，相抖動(dòng)可能由DCS30、無(wú)源分布網(wǎng)絡(luò)以及DCG緩沖器40產(chǎn)生。關(guān)于外部時(shí)鐘信號(hào)XCLK，這些抖動(dòng)源的每一個(gè)所起的作用是相加的，導(dǎo)致了相對(duì)于外部時(shí)鐘信號(hào)XCLK，ICLK(在邏輯門(mén)負(fù)載)的時(shí)鐘邊緣間的偏移。這通常被稱(chēng)作整體抖動(dòng)。分支分布的抖動(dòng)在不同的ICLK區(qū)之間作為整體抖動(dòng)而出現(xiàn)。
然而，本發(fā)明的重要特征之一是整體XCLK到ICLK的抖動(dòng)在局部功能單元塊級(jí)中沒(méi)有發(fā)現(xiàn)。這是因?yàn)榇嬖谟贒CG緩沖器40a中的抖動(dòng)只是局部地發(fā)生，并與上述的時(shí)鐘周期相對(duì)應(yīng)(一個(gè)周期到另一周期地變化)；它不會(huì)與由只對(duì)于I/O邏輯電路來(lái)說(shuō)非常重要的DCS3產(chǎn)生的抖動(dòng)疊加在一起。換句話說(shuō)，由DCS30產(chǎn)生的抖動(dòng)只會(huì)影響I/O時(shí)序；它對(duì)各個(gè)邏輯群或功能單元塊中的時(shí)鐘周期變動(dòng)影響很小或者沒(méi)有影響。注意如果該DCS被設(shè)計(jì)成提供低的I/O時(shí)間抖動(dòng)，周期與周期間的抖動(dòng)將必定是很好的。例如，DCS30所產(chǎn)生的抖動(dòng)由于使用了DCG緩沖器40a而不影響由CCL1所表示的那組負(fù)載的時(shí)間容限。形象地說(shuō)，內(nèi)部核心邏輯電路只需當(dāng)心從芯片的一個(gè)區(qū)到另一個(gè)區(qū)的偏移。在局部功能單元塊中，不會(huì)發(fā)現(xiàn)來(lái)自DCS30的偏移。(當(dāng)然，時(shí)間容限在下述情況下要加寬即，在芯片上的不同單元或群之間存在顯著的信號(hào)相互作用；特別是當(dāng)它們被配置在芯片的相對(duì)的端部時(shí))。
圖4是本發(fā)明的時(shí)鐘分布網(wǎng)絡(luò)的另一實(shí)施例。圖3中的實(shí)施例描述的是一個(gè)完全無(wú)源的互連樹(shù)形結(jié)構(gòu)，而圖4表示的是在相連的分支中使用了有源器件(例如緩沖器)的裝置。舉例說(shuō)明，在各個(gè)網(wǎng)絡(luò)分支中示出緩沖器51，53，54。如前所述，為使延時(shí)失配減至最小，重要的是使樹(shù)形網(wǎng)絡(luò)的相應(yīng)的緩沖器(如53a，53b等)中的晶體管緊密地匹配。
本領(lǐng)域技術(shù)人員會(huì)明白圖4中的實(shí)施例在可能要求額外的時(shí)鐘信號(hào)激勵(lì)強(qiáng)度的應(yīng)用中也是有用的。
權(quán)利要求
1.一個(gè)集成電路(IC)的時(shí)鐘分布網(wǎng)絡(luò)，包括一個(gè)用來(lái)接收外部時(shí)鐘信號(hào)和產(chǎn)生內(nèi)部時(shí)鐘信號(hào)的時(shí)鐘合成器；一個(gè)具有一個(gè)根部節(jié)點(diǎn)和多個(gè)互連分支的樹(shù)形導(dǎo)電網(wǎng)絡(luò)，該樹(shù)形導(dǎo)電網(wǎng)絡(luò)的根部節(jié)點(diǎn)連接到上述的具有分布在集成電路IC周?chē)亩鄠€(gè)互連分支的時(shí)鐘合成器，該互連分支各有一個(gè)基本上互相匹配的特征阻抗；分布在集成電路IC周?chē)亩鄠€(gè)局部抗偏移時(shí)鐘發(fā)生器(DCGs)，每個(gè)DCG與樹(shù)形導(dǎo)電網(wǎng)絡(luò)的相應(yīng)的互連分支相連接，其功能是作為從內(nèi)部時(shí)鐘信號(hào)產(chǎn)生一局部時(shí)鐘信號(hào)的零延時(shí)緩沖器，該局部時(shí)鐘信號(hào)驅(qū)動(dòng)接近DCG的該集成電路的邏輯電路。
2.如權(quán)利要求1的時(shí)鐘分布網(wǎng)絡(luò)，其特征在于，該樹(shù)形導(dǎo)電網(wǎng)絡(luò)包括一個(gè)無(wú)源網(wǎng)絡(luò)。
3.如權(quán)利要求1的時(shí)鐘分布網(wǎng)絡(luò)，其特征在于，該樹(shù)形導(dǎo)電網(wǎng)絡(luò)包括帶有信號(hào)延時(shí)的有源元件，該信號(hào)延時(shí)在通過(guò)基本上是相等的任一對(duì)互連分支中的有源元件時(shí)發(fā)生。
4.如權(quán)利要求2或3的時(shí)鐘分布網(wǎng)絡(luò)，其特征在于，該時(shí)鐘合成器包括一個(gè)鎖相環(huán)電路。
5.如權(quán)利要求4的時(shí)鐘分布網(wǎng)絡(luò)，其特征在于，每個(gè)DCG都包括一個(gè)延時(shí)鎖定環(huán)電路。
6.一種對(duì)分布于整個(gè)微處理器中的功能邏輯塊提供時(shí)鐘信號(hào)的方法，包括如下步驟在該微處理器中由一外部時(shí)鐘信號(hào)合成一整體時(shí)鐘信號(hào)，該整體時(shí)鐘信號(hào)相對(duì)于外部時(shí)鐘信號(hào)具有基本上為零的偏移；提供一個(gè)把整體時(shí)鐘信號(hào)耦合到分布于整個(gè)微處理器的功能邏輯塊的互連樹(shù)形分布網(wǎng)絡(luò)，每個(gè)功能邏輯塊都連接到該樹(shù)形分布網(wǎng)絡(luò)的一個(gè)分支上；通過(guò)使用與每個(gè)分支的負(fù)載電阻匹配的局部抗偏移電路，在每個(gè)功能邏輯塊上由該整體時(shí)鐘信號(hào)產(chǎn)生一局部抗偏移時(shí)鐘信號(hào)。
7.如權(quán)利要求6的方法，其特征在于，該樹(shù)形分布網(wǎng)絡(luò)包括一個(gè)分布于整個(gè)微處理器中的金屬跡線圖形的無(wú)源網(wǎng)絡(luò)。
8.如權(quán)利要求6的方法，其特征在于，該樹(shù)形分布網(wǎng)絡(luò)包括一個(gè)有源網(wǎng)絡(luò)。
9.如權(quán)利要求7的方法，其特征在于，該樹(shù)形分布網(wǎng)絡(luò)的每個(gè)分支都有一個(gè)匹配的阻抗。
10.如權(quán)利要求8或9的方法，其特征在于，該合成步驟由一個(gè)在微處理器上的鎖相環(huán)電路來(lái)執(zhí)行。
11.如權(quán)利要求10的方法，其特征在于，該局部抗偏移電路包括一個(gè)延時(shí)鎖定環(huán)電路。
12.如權(quán)利要求11的方法，其特征在于，每個(gè)功能邏輯塊都包括一個(gè)連接到局部抗偏移電路上的、且比每個(gè)分支的負(fù)載電容大很多的負(fù)載電容。
13.一個(gè)包括邏輯群的集成電路(IC)的時(shí)鐘分布網(wǎng)絡(luò)，該網(wǎng)絡(luò)包括用來(lái)產(chǎn)生內(nèi)部時(shí)鐘信號(hào)的整體抗偏移時(shí)鐘裝置；一個(gè)具有與整體抗偏移時(shí)鐘電路相連并被分布在IC周?chē)亩鄠€(gè)互連分支的樹(shù)形導(dǎo)電網(wǎng)絡(luò)；與該樹(shù)形導(dǎo)電網(wǎng)絡(luò)的一個(gè)互連分支相連的裝置，用于局部地阻止內(nèi)部時(shí)鐘信號(hào)偏移，并用于從中產(chǎn)生一個(gè)局部時(shí)鐘信號(hào)，該局部時(shí)鐘信號(hào)瞬時(shí)同步地操作靠近該局部抗偏移裝置的一個(gè)邏輯群。
14.如權(quán)利要求13的時(shí)鐘分布網(wǎng)絡(luò)，其特征在于，該互連分支各有一個(gè)基本上匹配的特征阻抗。
15.如權(quán)利要求14的時(shí)鐘分布網(wǎng)絡(luò)，其特征在于，該樹(shù)形導(dǎo)電網(wǎng)絡(luò)包括一個(gè)無(wú)源網(wǎng)絡(luò)。
16.如權(quán)利要求13的時(shí)鐘分布網(wǎng)絡(luò)，其特征在于，該樹(shù)形導(dǎo)電網(wǎng)絡(luò)包括一個(gè)帶有信號(hào)延時(shí)的有源元件，該延時(shí)在通過(guò)基本上相同的任一對(duì)互連分支中的有源元件時(shí)發(fā)生。
17.如權(quán)利要求15或17的時(shí)鐘分布網(wǎng)絡(luò)，其特征在于，該整體抗偏移時(shí)鐘裝置包括一個(gè)鎖相環(huán)電路。
18.如權(quán)利要求17的時(shí)鐘分布網(wǎng)絡(luò)，其特征在于，每個(gè)局部抗偏移時(shí)鐘電路都包括一個(gè)延時(shí)線環(huán)電路。
全文摘要
一種高速微處理器的時(shí)鐘信號(hào)分布網(wǎng)絡(luò),包括一個(gè)能用來(lái)接收外部產(chǎn)生的時(shí)鐘信號(hào)的時(shí)鐘合成器。該時(shí)鐘合成器(30)能阻止外部時(shí)鐘產(chǎn)生內(nèi)部時(shí)鐘信號(hào)的偏移,然后將該內(nèi)部時(shí)鐘信號(hào)通過(guò)樹(shù)形導(dǎo)電網(wǎng)絡(luò)分布在半導(dǎo)體芯片周?chē)?。一組局部抗偏移時(shí)鐘發(fā)生器(40a－d)連接到樹(shù)形導(dǎo)電網(wǎng)絡(luò)的互連分支上(31,33a－b,34a－d),其功能是作為驅(qū)動(dòng)在鄰近設(shè)置的電路系統(tǒng)的零延時(shí)緩沖器。
文檔編號(hào)H04L7/00GK1187273SQ96194576
公開(kāi)日1998年7月8日 申請(qǐng)日期1996年6月7日 優(yōu)先權(quán)日1996年6月7日
發(fā)明者I·A·楊 申請(qǐng)人:英特爾公司