專利名稱：視頻數(shù)據(jù)解碼裝置的制作方法
技術領域：
本發(fā)明涉及視頻數(shù)據(jù)解碼裝置，尤其涉及經(jīng)過一條解碼路徑來恢復幀內(nèi)宏塊的DC(直流)系數(shù)(該路徑與對另一些系數(shù)解碼的路徑不同)的能實時地對視頻數(shù)據(jù)解碼的裝置。
通常，與MPEG(運動圖像專家組)標準有關的解碼器接收由編碼器編碼的和發(fā)送的比特流，并根據(jù)對包含在接收比物流中的頭標信息的分析把接收到的比特流恢復為編碼前的原來數(shù)據(jù)。一般的視頻解碼器能以系統(tǒng)時鐘的運行速度對具有少量編碼的主級別(main level)數(shù)據(jù)解碼。因此，頭標信息和已編碼數(shù)據(jù)可以經(jīng)由單條路徑進行處理。
然而，對在MPEG標準中屬于主型(mam profile)和高級別(high level)的比特流進行處理的視頻解碼器，如高清晰度電視(HDTV)中的視頻解碼器，由于有大量數(shù)據(jù)要處理，卻需要至少100MHz的系統(tǒng)時鐘以便進行高速數(shù)據(jù)處理。用硬件實現(xiàn)這種系統(tǒng)是困難的，而且要實現(xiàn)它時制造成本急劇增加。
在對HDTV視頻數(shù)據(jù)解碼的系統(tǒng)中減輕系統(tǒng)時鐘負擔的技術由本發(fā)明申請者之一公開于韓國專利No.95-43583中。該先有技術披露了經(jīng)由二條路徑對組成4∶2∶0圖像格式的宏塊的四個亮度塊和二個色度塊進行解碼的解碼裝置。該解碼裝置可以不增加系統(tǒng)時鐘的速度而高速地處理視頻比特流。
本發(fā)明的目的在于提供一種視頻數(shù)據(jù)解碼裝置，該裝置對從可變長解碼器輸出數(shù)據(jù)中涉及幀內(nèi)宏塊DC系數(shù)的數(shù)據(jù)經(jīng)由一條與對另一些系數(shù)解碼的路徑不同的路徑進行解碼。因此，本發(fā)明裝置可以實時地恢復DC系數(shù)，其解碼負擔也變輕了。
為了實現(xiàn)本發(fā)明的上述目的，提供一種對由可變長解碼得到的符號和頭標數(shù)據(jù)解碼的解碼裝置，包括數(shù)據(jù)分配器，用于接收符號和經(jīng)由二個輸出端交替地輸出符號塊；頭標分析器，用于接收頭標數(shù)據(jù)、分析接收的頭標數(shù)據(jù)并輸出與恢復符號有關的參數(shù)；DC分量解碼設備，用于在從數(shù)據(jù)分配器輸出的符號中檢測與幀內(nèi)宏塊的DC系數(shù)有關的符號，及使用檢測到的符號和由頭標分析器提供的參數(shù)來恢復幀內(nèi)宏塊的DC系數(shù)；以及分別連接到數(shù)據(jù)分配器二個輸出端的第一和第二恢復單元，用于采用由頭標分析器產(chǎn)生的參數(shù)和由所述DC分量解碼設備產(chǎn)生的諸DC系數(shù)中的一相應DC系數(shù)來以塊為單位地恢復由數(shù)據(jù)分配器輸入的符號。
參考以下各圖說明優(yōu)先實施例，其中

圖1是按照本發(fā)明優(yōu)先實施例的解碼裝置的方框圖；圖2A至2L是說明圖1解碼裝置的操作的時序圖；圖3A至3L是說明DC解碼單元的操作的時序圖；圖4是說明在一宏塊內(nèi)DC預測器的復位時刻的概念圖；圖5A至5E是說明已解碼DC系數(shù)的鎖存操作的時序圖。
現(xiàn)在結(jié)合附圖詳細說明本發(fā)明優(yōu)先實施例。
參考表示本發(fā)明解碼裝置的圖1，數(shù)據(jù)分配器10接收從可變長度解碼器(未示出)輸出的符號和頭標數(shù)據(jù)。數(shù)據(jù)分配器10根據(jù)接收的頭標數(shù)據(jù)以塊為單位地把從可變長度解碼器輸出的符號分配給各由第一恢復路徑和第二恢復路徑組成的第一恢復單元20和第二恢復單元30。數(shù)據(jù)分配器10包括多路信號分離器11和第一、第二先進先出(FIFO)存儲器12、13。多路信號分離器11把接收的頭標數(shù)據(jù)輸出到頭標分析器50，并以塊為單位交替地把符號供給第一FIFO存儲器12和第二FIFO存儲器13。第一FIFO存儲器的輸出被輸入到第一恢復單元20，第二FIFO存儲器13的輸出被輸入到第二恢復單元30。第一和第二恢復單元20和30使用DC解碼單元40和頭標分析器50這二者的輸出數(shù)據(jù)來恢復從數(shù)據(jù)分配器輸出的數(shù)據(jù)。第一恢復單元20包括依次互相連接的第一游程層次解碼器21、第一掃描變換器22、第一逆量化器23和第一逆離散余弦變換器(IDCT)24。接收第二FIFO存儲器13輸出的第二恢復單元30包括依次互相連接的第二游程層次解碼器31、第二掃描變換器32、第二逆量化器33和第二逆離散余弦變換器(IDCT)34。
DC解碼單元40使用從頭標解碼器52輸出的參數(shù)來從第一和第二FIFO存儲器12和13的輸出數(shù)據(jù)中恢復幀內(nèi)宏塊的DC系數(shù)。由于使用了DC解碼單元40，圖1的裝置可以減輕第一和第二恢復單元20和30的信號處理負擔。DC解碼單元40接收第一、第二FIFO存儲器12和13及頭標分析器50的輸出，并使用接收的數(shù)據(jù)恢復屬于該幀內(nèi)宏塊的各塊的DC系數(shù)。頭標分析器50包括頭標FIFO存儲器51，用于存儲從多路信號分離器11輸出的頭標數(shù)據(jù)；頭標解碼器52；和權矩陣解碼器53。頭標解碼器52使用存儲在頭標FIFO存儲器51中的數(shù)據(jù)來產(chǎn)生與恢復第一和第二恢復單元20和30的數(shù)據(jù)有關的參數(shù)。權矩陣解碼器53產(chǎn)生進行第一和第二逆量化器23和33的逆量化操作所需的權矩陣。每個權矩陣加到第一和第二逆量化器23和33。
下面參考圖2A至5E詳細描述在MPEP2標準4∶2∶0圖像格式下如上構成的圖1裝置的操作。
與4∶2∶0圖像格式有關的宏塊由六塊組成，其中以Y1、Y2、Y3、Y4、Cu和Cv的順序?qū)σ粋€宏塊編碼。這里，Y1至Y4表示亮度塊，Cu和Cv表示色度塊。
數(shù)據(jù)分配器10中的多路信號分離器11根據(jù)從可變長度解碼器(未示出)接收的數(shù)據(jù)來檢測頭標數(shù)據(jù)，并把檢出的頭標數(shù)據(jù)輸出到頭標分析器50。多路信號分離器11還根據(jù)檢出的頭標數(shù)據(jù)識別從可變長度解碼器(未示出)提供的符號塊。多路信號分離器11把塊Y1、Y3和Cu供給第FIFO存儲器12，把塊Y2、Y4和Cv供給第二FIFO存儲器13。第一和第二FIFO存儲器12和13以輸入的次序輸出各符號塊。
對某一宏塊的頭標數(shù)據(jù)進行分析的時刻比對該宏塊的符號進行恢復操作的時刻提前一個宏塊。如此，當頭標FIFO存儲器51輸出第m宏塊MB(m)的數(shù)據(jù)時，第一和第二恢復單元20和30及DC解碼單元40進行對第(m1)宏塊MB(m-1)的數(shù)據(jù)的操作。頭標FIFO存儲器51的數(shù)據(jù)輸出與第一和第二恢復單元20和30的解碼操作之間的定時關系表示在圖2A和圖2B中。頭標分析器50中的頭標FIFO存儲器51存儲由多路信號分離器11供給的頭標數(shù)據(jù)。頭標解碼器52讀出存儲在頭標FIFO存儲器51中的頭標數(shù)據(jù)、對讀出的頭標數(shù)據(jù)解碼和產(chǎn)生參數(shù)，這些參數(shù)包括圖2D的宏塊起始信號MB_START_DEC、圖2E的塊起始信號BLOCK_START、圖3D的宏塊位置信息MB_COLUMN、圖3F的幀內(nèi)宏塊信號MB_INTRA以及圖3G的宏塊樣式信號MB_PATTERN。宏塊起始信號MB_START_DEC表示游程層次解碼和DC解碼的起動時刻。通過使用宏塊換碼(macroblock escape)和宏塊地址增量來由可變長度解碼器計算代表宏塊次序的宏塊位置信息MB_COLUMN。權矩陣解碼器53通過使用從頭標FIFO存儲器51輸出的頭標數(shù)據(jù)來恢復權矩陣的數(shù)據(jù)，權矩陣數(shù)據(jù)供給第一和第二逆量化器23和33。
DC解碼單元40接收從頭標解碼器52輸出的參數(shù)和從第一和第二FIFO存儲器12和13輸出的符號。DC解碼單元40使用從頭標解碼器51提供的圖3B的宏塊起始信號MB_START_DEC來檢測宏塊，并產(chǎn)生已檢測的宏塊的計數(shù)的圖3C的宏塊計數(shù)信號MB_COUNT。當從頭標解碼器52接收圖3D的宏塊位置信息MB_COLUMN時，DC解碼單元40鎖存該信息。通常不傳送關于跳過的宏塊的頭標數(shù)據(jù)和系數(shù)數(shù)據(jù)。如圖3A所示，如果第(m+2)宏塊是跳過的宏塊，則頭標解碼器52在從頭標FIFO存儲器51讀出第(m+1)宏塊頭標數(shù)據(jù)之后讀出第(m+3)宏塊的頭標數(shù)據(jù)。DC解碼單元40將宏塊位置信息MB_COLUMN和宏塊計數(shù)信號MB_COUNT進行比較。如果該二信號MB_COLUMN和MB_COUNT的數(shù)值不相同，則DC解碼單元把跳過檢測信號SKIP_DEC復位為“0”，如果該二信號數(shù)值相同，則再把跳過檢測信號SKIP_DEC復位為“1”。即，當確定第(m+2)宏塊為跳過的宏塊時，DC解碼單元40使跳過檢測信號SKIP_DEC復位到“0”。結(jié)果，DC解碼單元40產(chǎn)生圖3E的跳過檢測信號SKIP_DEC，表示檢測到跳過的宏塊。
DC解碼單元40鎖存由頭標解碼器52供給的幀內(nèi)宏塊信號MB_INTRA和宏塊樣式信號MB_PATTERN。當在宏塊內(nèi)的各塊的符號全都是“0”時，圖3G的宏塊樣式信號MB_PATTERN具有數(shù)值“0”。DC解碼單元40用這二個鎖存的信號來產(chǎn)生圖3H的幀內(nèi)宏塊檢測信號MB_INTRA_DEC。當幀內(nèi)宏塊信號MB INTRA為“1”時，DC解碼單元40確定相應的宏塊是“幀內(nèi)宏塊。如果當幀內(nèi)宏塊信號MB_INTRA是“0”時宏塊樣式信號MB_PATTERN是“1”，則DC解碼單元確定相應的宏塊為“幀間宏塊”，而當二個信號均為“0”時，則確定為“無必要編碼的宏塊NOT_CODED”。結(jié)果，如圖3I所示，DC解碼單元40確定了各宏塊的類型。然后，DC解碼單元40對幀內(nèi)宏塊的DC系數(shù)進行恢復操作。這是因為對幀內(nèi)宏塊的DC系數(shù)的處理不同于在逆量化過程中的其他系數(shù)的處理的緣故。反之，DC解碼單元40不對幀間宏塊、跳過的宏塊和不編碼的宏塊進行解碼操作。因此，DC解碼單元40的解碼操作處于空閑狀態(tài)(見圖3J)。
第一和第二游程層次解碼器21和31根據(jù)從頭標分析器50供應的參數(shù)分別對從FIFO存儲器12和13輸出的符號解碼。如果是幀內(nèi)宏塊，第一和第二游程層次解碼器21和31根據(jù)由頭標解碼器52提供的圖2E的塊起始信號BLOCK_SFART進行游程層次解碼操作。第一和第二掃描變換器22和32根據(jù)圖2E的塊起始信號BLOCK_START進行掃描變換操作。圖2F表示與第一和第二游程層次解碼器21和31的游程層次操作有關的時序圖，圖2G表示與掃描變換器22和32的掃描變換操作有關的時序圖。
根據(jù)圖2C或3I的宏塊類型信號MB_TYPE，DC解碼單元40在從第一和第二FIFO存儲器12和13輸出的符號中檢測涉及幀內(nèi)宏塊各塊范圍內(nèi)DC系數(shù)的數(shù)據(jù)。DC解碼單元40根據(jù)從頭標解碼器52輸出的塊起始信號BLOCK_START開始對DC系數(shù)解碼。DC解碼單元40首先恢復第一路徑的DC系數(shù)，在經(jīng)由第一路徑的DC系數(shù)的解碼完成之后，恢復第二路徑的DC系數(shù)。圖2H表示與恢復DC系數(shù)有關的時序圖。通過給DC預測器添加DC分量尺寸的DC分量差分值來恢復原來的DC系數(shù)。在與MPEG2標準有關的語法中，DC分量尺寸表示為“DC_DCT_STZE”，DC分量差分值表示為“DC_DCT_DIFFERENTIAL”。當從頭標數(shù)據(jù)檢測到片起始信號SLICE_START_CODE時，圖3K的片SLICE_ST_MB的第一宏塊信號被置位，而當檢測到下一宏塊起始信號MB_START_DEC時則被復位。因此，圖3L的“A”成為設置DC預測器復位值的時刻。在這里，DC預測器的復位值由包含在圖像編碼擴展PICTURE_CODING_EXTENSION中的DC系數(shù)精度INTRA_DC_PRECISION來確定。如果當前宏塊的上一宏塊不是幀內(nèi)宏塊，或者當前宏塊是一片中的第一宏塊，則如圖4所示，亮度信號塊Y1的DC的預測器被設置為第一復位值，色度信號塊Cu和Cv預測器被分別復位為第二和第三值。亮度塊Y2、Y3和Y4的DC預測器被設置為亮度信號塊的第一復位值。圖21表示由DC解碼單元40產(chǎn)生的幀內(nèi)宏塊DC系數(shù)的時序圖。
第一和第二逆量化器23和33使用從權矩陣解碼器53產(chǎn)生的權矩陣數(shù)據(jù)對從第一和第二掃描變換器22和32輸出的數(shù)據(jù)進行逆量化。第一逆量化器23的輸出供給第一逆DCT24，第二逆量化器33的輸出供給第二逆DCT34。參看表示與逆DCT24和34有關的時序5A至5E，第一和第二逆DCT24和34根據(jù)由頭標解碼器52產(chǎn)生的宏塊起始信號MB_START_DEC而產(chǎn)生圖5D的宏塊起始鎖存信號MB_START_LCH，還根據(jù)幀內(nèi)宏塊起始信號MB_INTRA_DEC而產(chǎn)生圖5E的幀內(nèi)宏塊鎖存信號MB_INTRA_LCH。如圖5C和5D所示，宏塊起始鎖存信號MB_START_LCH是延遲了一個塊周期的信號而不是宏塊起始信號MB_START_DEC。幀內(nèi)宏塊鎖存信號MB_INTRA LCH是延遲了一個塊周期的信號而不是幀內(nèi)宏塊起始信號MB_INTRA_DEC。因此，逆DCT24和34產(chǎn)生塊起始鎖存信號BLOCK_START_LCH以便鎖存從DC解碼單元40輸出的DC系數(shù)。此時，塊起始鎖存信號BLOCk_START_LCH是考慮了在逆量化器23和33中的解碼延遲后的信號。于是，待由逆DCT24和34解碼的塊與逆量化器23和33的輸出之間的定時關系示于圖2K和2L中。
圖1裝置描述了以塊為單位地對頭標數(shù)據(jù)和符號進先解碼的一個實施例，但是可以實施為以塊中的行為單位地對已編碼系數(shù)進行并行處理。
如上所述，通過經(jīng)由與其他系數(shù)不同的路徑對幀內(nèi)宏塊的DC系數(shù)解碼，本發(fā)明高速MPEG解碼裝置的DC的解碼單元可以實時地恢復DC系數(shù)。
本發(fā)明可以高速地恢復MPEG(運動圖像專家組)標準的主型和高級別的視頻比特流，因此可用于與高清晰度電視(HDTV)和MPEG有關的解碼裝置。
權利要求
1.一種對通過可變長度解碼獲得的符號和頭標數(shù)據(jù)進行解碼的解碼裝置，包括數(shù)據(jù)分配器(10)，用于接收所述符號和交替地經(jīng)由二個輸出端輸出所述的符號塊；頭標分析器(50)，用于接收所述頭標數(shù)據(jù)、分析所述接收的頭標數(shù)據(jù)和輸出與恢復所述符號有關的諸參數(shù)；DC分量解碼設備(40)，用于在從所述數(shù)據(jù)分配器(10)輸出的諸符號之中檢測與幀內(nèi)宏塊的DC系數(shù)有關的符號及通過使用所述檢測的符號和由所述頭標分析器(50)提供的諸參數(shù)而恢復所述幀內(nèi)宏塊的諸DC系數(shù)；以及第一和第二恢復單元(20和30)，該二恢復單元分別連接到所述數(shù)據(jù)分配器(10)的所述二個輸出端，用于通過使用由所述頭標分析器(50)產(chǎn)生的諸參數(shù)和由所述DC分量解碼設備(40)產(chǎn)生的諸DC系數(shù)中的一相應DC系數(shù)而以塊為單位地恢復從所述數(shù)據(jù)分配器(10)輸入的符號。
2.按照權利要求1所述的解碼裝置，其中所述頭標分析器(50)包括FIFO存儲器(51)，用于存儲從所述數(shù)據(jù)分配器(10)輸出的頭標數(shù)據(jù)；頭標解碼器(52)，用于對存儲在所述FIFO存儲器(51)中的頭標數(shù)據(jù)解碼和用于產(chǎn)生參數(shù)；以及權矩陣解碼器(53)，用于恢復權矩陣的信息，而該權矩陣用于借助存儲在所述FIFO存儲器(51)中的頭標數(shù)據(jù)進行逆量化。
3.按照權利要求1所述的解碼裝置，其中所述DC分量解碼設備(40)恢復與構成幀內(nèi)宏塊的諸塊的每一塊相對應的DC系數(shù)。
4.按照權利要求1所述的解碼裝置，其中所述DC分量解碼設備(40)使用從所述頭標分析器(50)輸出的諸參數(shù)和從所述數(shù)據(jù)分配器(10)輸出的諸符號來判斷由所述接收到的諸符號組成的宏塊是否為幀內(nèi)宏塊、恢復分別與由包含在所述幀內(nèi)宏塊中的符號所組成的諸塊相對應的諸DC系數(shù)、及把所述恢復的數(shù)據(jù)供給所述第一和第二恢復單元(20和30)。
5.按照權利要求1所述的解碼裝置，其中所述第一和第二恢復單元(20和30)包括逆離散余弦變換器(IDCT，24)，用于把由所述DC分量解碼設備(40)恢復的諸DC系數(shù)當作在所述幀內(nèi)宏塊范圍內(nèi)諸相應塊的DC系數(shù)值來使用。
全文摘要
一種解碼裝置對由可變長度解碼獲得的符號和頭標數(shù)據(jù)進行解碼。該解碼裝置包括數(shù)據(jù)分配器10,用于接收符號和交替地經(jīng)由二個輸出端輸出符號塊。頭標分析器(50)接收頭標數(shù)據(jù)、分析收到的頭標數(shù)據(jù)、和輸出與恢復符號有關的參頭。DC分量解碼單元(40)在從數(shù)據(jù)分配器(10)輸出的符號中檢測與幀內(nèi)宏塊的DC系數(shù)有關的符號并通過使用檢出的符號及從頭標分析器(50)提供的參數(shù)而恢復該幀內(nèi)宏塊的DC系數(shù)。分別連接到所述數(shù)據(jù)分配器(10)二個輸出端的第一和第二恢復單元(20和30)通過使用由所述頭標分析器(50)產(chǎn)生的參數(shù)和由所述DC分量解碼單元(40)產(chǎn)生的諸DC系數(shù)中一相應的DC系數(shù)來以塊為單位地恢復從數(shù)據(jù)分配器(10)輸入的符號。本發(fā)明通過經(jīng)由與其他系數(shù)不同的路徑對幀內(nèi)宏塊的DC系數(shù)解碼而能實時地恢復DC系數(shù)。因此,本發(fā)明具有的效果是提供能以高速度處理主型和高級別的比特流的解碼裝置。
文檔編號H04N7/50GK1193443SQ97190521
公開日1998年9月16日 申請日期1997年5月13日 優(yōu)先權日1996年5月14日
發(fā)明者金圣奉 申請人:三星電子株式會社