專利名稱：一種具有自適應特性的幀同步虛擬信道分接器的制作方法
技術領域：
本發(fā)明涉及一種衛(wèi)星通訊信號接收裝置，特別是涉及一種將空間飛行器高速遙測基帶信號(經高頻接收機接收解調恢復的數(shù)字信號)實時同步分路的具有自適應特性的幀同步虛擬信道分接器。它能夠將空間飛行器上由不同信源構成的，符合國際空間數(shù)據(jù)系統(tǒng)咨詢委員會(CCSDS)空間數(shù)據(jù)系統(tǒng)標準建議書CCSDS701.0-b-2“高級在軌系統(tǒng)、網絡和數(shù)據(jù)鏈路”標準的下行數(shù)據(jù)流，實時分路為高速、中速、低速的數(shù)據(jù)各一路。從而實現(xiàn)在同一物理信道上時分復用傳送多種數(shù)據(jù)，如圖象、語音、科學探測與科學實驗數(shù)據(jù)、飛行工程參數(shù)等。
在數(shù)字衛(wèi)星通信中，為了擴大傳輸容量，提高傳輸效率，常常采用將若干個物理信源的數(shù)字信號按一定的標準插入幀同步信號，由復接器復接成為一路高速數(shù)字信號，在收端要用分接器把發(fā)端數(shù)字信號分解為原來的支路數(shù)字信號。為了使分接器的幀狀態(tài)相對于復接器的幀狀態(tài)一致，分接器必須捕獲復接器的幀同步狀態(tài)，并保持和鎖定相位關系。在相位鎖定的條件下分接器才能正確的實施分接。由于幀同步碼不受糾錯編碼的保護，因此當信道信噪比較低時，幀同步將是整個通訊系統(tǒng)的瓶頸。因此在衛(wèi)星數(shù)字通信中，幀同步的識別和判定是同步分接設備中最重要的部分。在實現(xiàn)工程設計中，它涉及的問題較多，對整個分接設備性能影響也較大。
由于衛(wèi)星通信受衛(wèi)星姿態(tài)、軌道位置、噪聲和干擾的影響，接收信號的信噪比隨時可能變化，采用已有技術的分接器在捕獲復接器的幀同步狀態(tài)時只具有固定的幀前方保護和后方保護時間，當信號質量差時容易產生幀同步失步，導致一段數(shù)據(jù)的丟失。沒有采用幀同步窗口保護可能出現(xiàn)虛假同步(數(shù)據(jù)和同步碼的巧合)或由于位同步鐘受干擾使數(shù)據(jù)錯位導致幀同步失步。
如在《微波與衛(wèi)星通信》1977年第3期中呂志斌寫的《數(shù)字通信網中幀同步的實現(xiàn)方式》介紹的目前數(shù)字通信幀同步一般采用的技術。
本發(fā)明的目的就是克服已有技術的不足，設計一種對輸入信號具有自適應功能的幀同步信道分接器。它可以在同步碼容錯、幀前方和后方同步保護、幀同步窗口保護方面，視輸入信號的強弱在一定范圍內自動調整容限。不會出現(xiàn)虛假同步現(xiàn)象，也不會使數(shù)據(jù)丟失。在接收速率上有很寬的適應性。
本發(fā)明的目的是這樣實現(xiàn)的該幀同步虛擬信道分接器包括幀同步容錯控制電路1、鎖相控制器2、幀保護電路3、解擾碼電路4、幀分路電路5、同步保護窗控制器6和糾錯電路7。其中當信號輸入幀同步容錯控制電路1后，該幀同步容錯控制電路1尋找同步標志，將同步標志輸入至鎖相控制器2，調整鎖相相位。鎖相控制器2的輸出作為幀同步容錯控制電路1的時序發(fā)生器，分別為幀保護電路3、解擾碼電路4、幀分路電路5和同步保護窗控制器6提供控制時序。幀同步容錯控制電路1輸出的同步標志記錄在幀保護電路3中，當滿足幀同步條件時幀保護電路3打開控制門，信號輸入至解擾碼電路4。該信號依次經解擾碼電路4、糾錯電路7、幀分路電路5后生成高速、中速和低速數(shù)據(jù)。當幀同步后同步保護窗控制器6輸出保護范圍至幀同步容錯控制電路1，控制幀同步容錯工作范圍。
該幀同步虛擬信道分接器還有一個設置參數(shù)接口8用于非自適應模式狀態(tài)時容錯、保護時間和同步窗寬度的設置。當不需要自適應模式狀態(tài)時，由設置參數(shù)接口8分別向幀同步容錯控制電路1、幀保護電路3、同步保護窗控制器6設置幀同步容錯位數(shù)、幀保護時間及幀同步保護窗口寬度參數(shù)。
本發(fā)明不但具有碼源自適應同步容錯技術，而且具有幀前方保護、后方保護自適應控制和可變范圍的幀同步窗口保護。因此本發(fā)明可根據(jù)接收信號的質量自動調整容限，不會出現(xiàn)虛假同步現(xiàn)象，也不會使數(shù)據(jù)丟失。在接收速率上有很寬的適應性，能按照CCSDS標準完成對空間飛行器下行的各種高速數(shù)據(jù)進行實時分接處理的設備。且由于采用了大規(guī)模可編程邏輯器件FPGA用較小的體積實現(xiàn)了實時化。
附

圖1為本發(fā)明的結構框圖；附圖2為本發(fā)明的信息處理流程圖；附圖3為幀的前方保護與后方保護示意圖；附圖4為幀同步保護窗口保護的示意圖。
下面結合附圖對本發(fā)明的實施例進行說明。
附圖1為本發(fā)明的結構框圖，該幀同步虛擬信道分接器主機核心電路是利用一片具有6000基本門的FPGA實現(xiàn)。在這塊FPGA中包括了幀同步容錯控制電路1、鎖相控制器2、幀保護電路3、解擾碼電路4、幀分路電路5、同步保護窗控制器6和糾錯電路7。當信號輸入幀同步容錯控制電路1后，該幀同步容錯控制電路1尋找同步標志，將同步標志輸入至鎖相控制器2，調整鎖相相位。鎖相控制器2的輸出作為幀同步容錯控制電路1的時序發(fā)生器，分別為幀保護電路3、解擾碼電路4、幀分路電路5和同步保護窗控制器6提供控制時序。幀同步容錯控制電路1輸出的同步標志記錄在幀保護電路3中，當滿足幀同步條件時幀保護電路3打開控制門，信號輸入至解擾碼電路4。該信號依次經解擾碼電路4、糾錯電路7、幀分路電路6后生成高速、中速和低速數(shù)據(jù)。當幀同步后同步保護窗控制器6輸出保護范圍至幀同步容錯控制電路1，控制幀同步容錯工作范圍。
在裝置運行于非自適應控制模式時，通過設置參數(shù)接口8設置幀同步容錯位數(shù)，可設置容錯0至3位中任意值。可設置幀保護時間2到5幀。設置幀同步保護窗口寬度±3bits或±7bits。
附圖2為本發(fā)明的信息處理流程圖，現(xiàn)對各個步驟做進一步說明。1、幀同步航天飛行器下行的遙測信號，經接收機接收解調生成符合CCSDS標準的，帶有同步伴隨時鐘，串行非歸“0”數(shù)字基帶信號。此時鐘和串行數(shù)據(jù)作為本幀同步虛擬信道分接器的輸入信號。其時鐘的上升沿為數(shù)據(jù)的變化沿。串行碼速率0-15MHz。
幀同步是利用同步碼(1ACFFC1D)的自相關性確定幀的同步位置。在數(shù)據(jù)接收的起始時刻，幀同步在數(shù)據(jù)流中尋找?guī)酱a。當找到第一組同步碼后跳過一幀長度再次確認幀同步碼。經過連續(xù)n幀確認同步碼后建立同步狀態(tài)(由首次捕捉到同步建立叫后方保護時間)。在同步狀態(tài)中連續(xù)m幀丟失同步碼則進入失步狀態(tài)，這段時間叫前方保護時間，如附圖3所示?？紤]到接收的數(shù)據(jù)流傳輸之質量的不同，因此保護幀數(shù)設計為具有自適應性。當連續(xù)檢測到幀同步碼時，通過反饋控制將逐步減少前方和后方保護時間，當減至2幀時將維持，不再減少保護時間。在接受過程中一旦出現(xiàn)某幀同步碼錯誤位數(shù)超過容錯范圍，此時由于有前方保護時間的保護，系統(tǒng)并未進入失步狀態(tài)。在反饋的作用下保護時間的閾值將增大。因此減小了進入失步狀態(tài)的可能。只有當連續(xù)5幀未檢測到幀同步碼系統(tǒng)失步。再次同步需要連續(xù)檢測到5幀同步碼。如果不希望使用自適應保護控制則可通過設置參數(shù)接口設置前方保護時間和后方保護時間為2幀、3幀、4幀或5幀。
當幀同步建立后，抗位滑動生效。在每一幀的同步位置±t bits以內開設同步確認滑動保護窗，以防止信號中出現(xiàn)虛假同步(數(shù)據(jù)和同步碼的巧合)或由于位同步鐘存在干擾導致數(shù)據(jù)流的錯位。
在設計上同步尋找區(qū)的大小受自適應幀保護相關控制。碼源信噪比低時同步確認滑動保護窗為±7 bits，如附圖4所示。碼源信噪比高時同步確認滑動保護窗為±3 bits。也可不受反饋控制，通過電路接口設置選擇±3 bits或±7 bits。
36位幀同步碼的容錯位數(shù)可以從0-3位變化，取決于碼源信噪比的高低，碼源信噪比低時容錯位多，碼源信噪比高時容錯位少。也可不受反饋控制，通過電路接口設置確定選擇。0-3bits的容錯位。當信號質量比較好時容錯可以取得小一點，反之容錯可以取得大一點。2、解擾碼為了防止數(shù)據(jù)中出現(xiàn)連續(xù)多個“1”或多個“0”，導致非歸零碼連續(xù)高電平或低電平，給位同步時鐘提取造成困難。故在信源端采用偽隨機碼對數(shù)據(jù)加擾。因此需通過解擾碼得到原始數(shù)據(jù)流。電路設計由偽隨機碼發(fā)生器和異或解擾電路構成，在幀同步和位時鐘的作用下偽隨機碼發(fā)生器與源端加擾偽隨機碼發(fā)生器同步工作。以保證準確解擾。
當信號同步后解擾碼電路開始工作。將每幀256個字節(jié)(2048bits)中的除同步碼4字節(jié)外的252個字節(jié)去擾碼，再將這252個字節(jié)的串行數(shù)據(jù)變換為并行數(shù)據(jù)，以滿足R-S解碼電路的輸入接口要求。每一幀起始位置解擾碼電路復位一次，以保證解擾與加擾的同步性。3、R-S糾錯在通信過程中可能受到各種干擾導致接收的數(shù)據(jù)存在錯碼，因此在信道中采用了R-S糾錯編碼來糾正由于干擾引起的錯碼。設計上選用了專用R-S編解碼芯片。此芯片能夠對原始數(shù)據(jù)按CCSDS關于遙測信道編碼中的Reed-Solomon編碼的建議進行解碼?？梢约m正每255個字節(jié)中的任意16個錯誤。此芯片為RS(255，233)編解碼。虛擬填充能力為1或3個字節(jié)，數(shù)據(jù)為8位并行方式?？刂菩盘柊〝?shù)據(jù)輸入、數(shù)據(jù)輸出、字節(jié)時鐘、碼塊同步、數(shù)據(jù)使能、旁路方式選擇、虛擬填充設置、輸入錯誤溢出、糾正錯誤數(shù)指示等等。3.幀分路本發(fā)明可實現(xiàn)對4個虛擬信道進行分路。包括高速視頻信道、中速信道、低速科學數(shù)據(jù)信道和填充信道。虛擬信道分路是將經解擾和糾錯后的數(shù)據(jù)，按幀同步確定的傳輸幀主導頭位置，判讀其中的虛擬信道標識符，按標識符對虛擬信道分路。
其中高速視頻通道數(shù)據(jù)是將通訊傳輸幀2048bits中的前面的32位同步碼，48位虛擬信道數(shù)據(jù)單元(VCDU)的主導頭去除，再將幀后面的32×8＝256bits的RS檢糾錯碼去掉，拼接恢復成原始的位流視頻數(shù)據(jù)流。采用帶有伴隨時鐘的串行數(shù)據(jù)流輸出，以供視頻處理計算機對視頻信號做進一步處理。
填充數(shù)據(jù)因不包含有用信息，將整個傳送幀廢棄，不向任何接口輸出。
低速科學數(shù)據(jù)信道傳送幀也是將同步碼，虛擬信道數(shù)據(jù)單元(VCDU)的主導頭和RS檢糾錯碼去除，拼接恢復成原始低速源包數(shù)據(jù)流，經串并轉換生成8位并行數(shù)據(jù)輸入至數(shù)據(jù)緩沖存儲器。為方便地將數(shù)據(jù)輸入計算機，設計了PC計算機XT總線插卡。數(shù)據(jù)緩沖存儲器的輸出通過XT總線將數(shù)據(jù)輸入計算機。由于有8K字節(jié)的數(shù)據(jù)緩沖區(qū)，計算機與同步分路器采用異步方式交換數(shù)據(jù)，減輕了數(shù)據(jù)采集對計算機實時性的要求與壓力。4、低速數(shù)據(jù)計算機實時分解、數(shù)據(jù)后處理低速數(shù)據(jù)信號傳輸?shù)男畔姆N科學數(shù)據(jù)源包(1)智能遠置單元科學數(shù)據(jù)源包(2)高速多路復接器工程參數(shù)源包；(3)總線控制器工程參數(shù)源包；(4)由簡單遠置單元生成的科學數(shù)據(jù)包。進入計算機的低速數(shù)據(jù)，將由計算機軟件過濾源包包頭，根據(jù)包頭中的包標識判別4種數(shù)據(jù)源包，分別存于4個文件中，同時對不可判別的包或錯包數(shù)據(jù)存于第5個文件中。在計算機的顯示器上不可能同時顯示下所有源包數(shù)據(jù)，因此以下拉菜單、彈出式窗口方式分別顯示不同科學數(shù)據(jù)源包數(shù)據(jù)(實時顯示)。對于模擬量以時間-電壓坐標曲線或直方圖方式顯示。對于低速數(shù)字量則接收端將以表格方式在顯示器的固定位置顯示其數(shù)值，表格的每一項均有中文注釋名稱和顯示單位。高速數(shù)字量亦采用滾動窗顯示。對于開關量則采用變色點亮/暗方式顯示。
幀分路低速數(shù)據(jù)的輸入是PC-XT總線通過一個8K字節(jié)的并行緩沖存儲器，經總線插槽進入計算機。緩沖器半滿信號將做為中斷源對計算機中斷。計算機的底層駐留有匯編語言的中斷服務程序，每次響應中斷后從并口取走緩沖器中約4K數(shù)據(jù)，寫入計算機內存中的200K環(huán)形緩沖區(qū)。此環(huán)形緩沖區(qū)是在程序初始化中開辟的。環(huán)形緩沖區(qū)的讀指鐘控制和數(shù)據(jù)的讀出為C語言函數(shù)。上層的顯示存盤及源包識別、分路程序均由C語言寫成。經過硬軟兩級異步緩存可以保證計算機的數(shù)據(jù)采集不丟數(shù)據(jù)。
在接收過程中計算機還采集電路的工程參數(shù)和解碼、同步等狀態(tài)。在計算機的主菜單下將設置一個接收狀態(tài)子項，顯示同步、失鎖、各類數(shù)據(jù)包接收記數(shù)值、錯幀比率、R-S糾錯結果、糾錯溢出以及當前電路工作時的前后方保護幀數(shù)、滑動窗大小、容錯位數(shù)等等。5.系統(tǒng)的實現(xiàn)本發(fā)明已經實現(xiàn)的設備包括幀同步虛擬信道分接器主機和PC機總線進機卡，它與計算機共同構成了空間飛行器遙測信息處理系統(tǒng)。由于采用了大規(guī)?？删幊踢壿嬈骷﨔PGA實現(xiàn)了智能化與實時化，具有體積小、功能強的特點。輸入串行數(shù)據(jù)流的速率可達15Mbps。比采用軟件同步的優(yōu)越性在于可在高碼速率下實時同步與分路。由于所有電路由輸入的伴隨時鐘控制。因此串行接收速率可變，可工作于0-15Mbps間任何速率上。
PC機總線進機卡主要由一片3000門的FPGA組成其核心電路。它除了滿足計算機接口功能外，還監(jiān)視信道分接器的接收狀態(tài)。它輸出至計算機的工程參數(shù)包括對接受到的高速、中速、低速、填充幀分別記數(shù)。記錄失步的次數(shù)。記錄R-S糾錯編碼糾錯溢出次數(shù)。提供失步報警和糾錯碼糾錯溢出報警。
本發(fā)明裝置的輸出包括串行的高速、中速數(shù)據(jù)和時鐘。輸出的時鐘和數(shù)據(jù)均具有長線驅動能力。低速數(shù)據(jù)和參數(shù)輸出為PC機XT總線。此外對較為重要的鎖定狀態(tài)和糾錯碼糾錯溢出在裝置上設有指示燈。
FPGA內部電路均采用了同步邏輯設計，以提高工作速度。為防止出現(xiàn)冒險競爭，設計上采取了保證措施。但是由于電路比較復雜使用的器件很多，許多內部設計模塊從輸入到輸出通過了數(shù)十級門，使用了數(shù)百個邏輯單元，因此模塊的輸出是滯后于輸入信號的，在各模塊公用一個時鐘的情況下模塊間可能出現(xiàn)競爭。因此所有模塊的輸出部分均設計了與公共時鐘的相位對齊電路，以保證電路的正常工作。
權利要求
1.一種幀同步虛擬信道分接器，其特征在于該幀同步虛擬信道分接器包括幀同步容錯控制電路(1)、鎖相控制器(2)、幀保護電路(3)、解擾碼電路(4)、幀分路電路(5)、同步保護窗控制器(6)和糾錯電路(7)，其中當信號輸入幀同步容錯控制電路(1)后，該幀同步容錯控制電路(1)尋找同步標志，將同步標志輸入至鎖相控制器(2)，調整鎖相相位，鎖相控制器(2)的輸出作為幀同步容錯控制電路(1)的時序發(fā)生器，分別為幀保護電路(3)、解擾碼電路(4)、幀分路電路(5)和同步保護窗控制器(6)提供控制時序，幀同步容錯控制電路(1)輸出的同步標志記錄在幀保護電路(3)中，當滿足幀同步條件時幀保護電路(3)打開控制門，信號輸入至解擾碼電路(4)，該信號依次經解擾碼電路(4)、糾錯電路(7)、幀分路電路(5)后生成高速、中速和低速數(shù)據(jù)。當幀同步后同步保護窗控制器(6)輸出保護范圍至幀同步容錯控制電路(1)，控制幀同步容錯工作范圍。
2.一種如權利要求1所述的幀同步虛擬信道分接器，其特征在于當不需要自適應模式狀態(tài)時，由設置參數(shù)接口(8)分別向幀同步容錯控制電路(1)、幀保護電路(3)、同步保護窗控制器(6)設置幀同步容錯位數(shù)、幀保護時間及幀同步保護窗口寬度參數(shù)。
3.一種如權利要求1所述的幀同步虛擬信道分接器，其特征在于它還包括一個連接低速數(shù)據(jù)信號與對該信號進行工程參數(shù)實時顯示的計算機實時分包處理系統(tǒng)的低速數(shù)據(jù)接口(9)。
4.一種如權利要求1所述的幀同步虛擬信道分接器，其特征在于。該分接器包括的幀同步容錯控制電路(1)、鎖相控制器(2)、幀保護電路(3)、解擾碼電路(4)、幀分路電路(5)、同步保護窗控制器(6)是利用一片大規(guī)模可編程邏輯器件FPGA實現(xiàn)的。
全文摘要
一種涉及將空間飛行器高速遙測基帶信號實時同步分路的具有自適應特性的幀同步虛擬信道分接器,包括幀同步容錯控制電路1、鎖相控制器2、幀保護電路3、解擾碼電路4、幀分路電路5、同步保護窗控制器6和糾錯電路7,它能夠將空間飛行器上由不同信源構成的,符合國際空間數(shù)據(jù)系統(tǒng)咨詢委員會分包遙測和虛擬信道標準的下行數(shù)據(jù)流,實時分路為高速、中速、低速的數(shù)據(jù)。從而實現(xiàn)在同一物理信道上時分復用傳送多種數(shù)據(jù)的要求。
文檔編號H04B7/00GK1258966SQ98111798
公開日2000年7月5日 申請日期1998年12月29日 優(yōu)先權日1998年12月29日
發(fā)明者蘇建, 周晴, 孫輝先 申請人:中國科學院空間科學與應用研究中心