專利名稱：一種可編程復用器的制作方法
技術領域：
本實用新型涉及一種通信領域中的可編程復用器，特別適用于復雜幀結構和變幀結構、變速率的通信設備作可編程復用器裝置。
目前通信設備中多數(shù)使用的復用器是屬于固定幀結構、固定幀長、固定的幀同步字，這樣的復用器要實現(xiàn)通信設備中的ITU-T H.221標準的復用器是無能為力的，因此使復用器的應用受到限制，給通信設備的制造帶來一定的困難，并提高了通信設備的成本與體積。
本實用新型的目的在于避免上述背景技術中的不足之處而提供一種適合復雜幀結構和變幀結構、變速率的可編程復用器，并本實用新型還具有智能化、集成化程度高、體積小，重量輕，應用方便等特點。
本實用新型的目的是這樣實現(xiàn)的；它由雙端口存儲器1、幀同步字產(chǎn)生器2、幀同步字地址產(chǎn)生器3 、碼流合路器4、接口電平轉換器5、6、復接時序產(chǎn)生器7、復接時序地址產(chǎn)生器8、復接信息時鐘產(chǎn)生器9、數(shù)字信號處理器10、分接時序產(chǎn)生器11、分接時序地址產(chǎn)生器12、程序存儲器13、碼流分路器14、分接時鐘產(chǎn)生器15及電源16組成。其中外接控制數(shù)據(jù)入端A通過數(shù)據(jù)總線與雙端口存儲器1入端1腳連接，外接控制地址入端B通過地址總線與雙端口存儲器1入端2腳連接，雙端口存儲器1出入端3腳通過數(shù)據(jù)總線、入端4腳通過地址總線分別與幀同步字產(chǎn)生器2、復接時序產(chǎn)生器7、分接時序產(chǎn)生器11、數(shù)字信號處理器10及程序存儲器13的各出入端1、2腳并聯(lián)連接；接口電平轉換器6入端1、2腳分別與接收數(shù)據(jù)端的C、D端連接、入端3、4腳分別與接收時鐘E、F端連接、分接數(shù)據(jù)出端5腳與數(shù)字信號處理器10入端3腳連接、分接時鐘出端6腳分別與數(shù)字信號處理器10入端4腳、分接時序地址產(chǎn)生器12入端3腳及分接時鐘產(chǎn)生器15入端2腳并接；幀同步字產(chǎn)生器2入端3腳通過幀定位地址總線與幀同步字地址產(chǎn)生器3入端1腳連接、出端4腳通過地址清零線與幀同步字地址產(chǎn)生器3入端2腳連接、出端5腳通過幀定位輸出線與碼流合路器4入端1腳連接；幀同步字地址產(chǎn)生器3入端3腳與復接信息時鐘產(chǎn)生器9出端3腳連接；碼流合路器4入端2-1至2-N分別與復接信息輸入端T1至TN端連接、入端3腳通過復接時序總線分別與復接時序產(chǎn)生器7出端5腳、復接信息時鐘產(chǎn)生器9入端1腳及復接時序輸出P端并接、出端4腳與接口電平轉換器5入端1腳連接；接口電平轉換器5入端2腳分別與復接時鐘入端M端、復接時序地址產(chǎn)生器8入端3腳及復接信息時鐘產(chǎn)生器9入端2腳并接、出端3、4腳與輸出數(shù)據(jù)端G、H端連接、出端5、6腳與輸出時鐘端J、K端連接；復接時序產(chǎn)生器8出端1腳通過復接時序地址總線與復接時序產(chǎn)生器7入端3腳連接、入端2腳通過地址清零線與復接時序產(chǎn)生器7出端4腳連接；復接信息產(chǎn)生器9出端4-1至4-N腳分別與復接信息時鐘入端L1至LN端連接；分接時序產(chǎn)生器11入端3腳通過分接時序地址總線與分接時序地址產(chǎn)生器12出端1腳連接、出端4腳通過地址清零線與分接時序地址產(chǎn)生器12入端2腳連接、出端5腳通過分接時序總線分別與碼流分路器14入端1腳、分按時鐘產(chǎn)生器15入端1腳及分按時序總線出端N端并接；碼流分路器14出端3-1至3-N腳分別與分接信息出端R1至RN端連接；分接時鐘產(chǎn)生器15出端3-1至3-N腳分別與分接時鐘出端S1至SN端連接；數(shù)字信號處理器10出端5腳與碼流分路器14入端2腳連接；電源16出端+V電壓端與各部件電源入端連接。
本實用新型的目的還可以通過以下措施達到本實用新型雙端口存儲器1、幀同步產(chǎn)生器2分別由雙端口存儲器集成塊20、21構成；接口電平轉換器6由電平轉換接口集成塊27構成；數(shù)字信號處理器10由微處理器集成塊24、D觸發(fā)器17、晶振18構成；程序存儲器13由EPROM存儲器集成塊25構成；分接時序地址產(chǎn)生器12、碼流分路器14及分接時鐘產(chǎn)生器15由可編程邏輯器件集成塊26構成，其中雙端口存儲器集成塊20入端5至16腳與外接控制數(shù)據(jù)地址總線入端B連接、入端17至24腳與外接控制數(shù)據(jù)入端A連接、出入端27至34腳通過數(shù)據(jù)總線分別與雙端口存儲器集成塊21出入端17至24腳、EPROM存儲器集成塊25出入端11至19腳、數(shù)字信號處理器集成塊24出入端6至13及23至30腳、可編程邏輯器件集成塊26出入端1、2、3、21至29及32至39腳、復接時序產(chǎn)生器7出入端1腳及分接時序產(chǎn)生器11出入端1腳并聯(lián)連接、入端36至47腳通過地址總線分別與雙端口存儲器集成塊21入端5至16腳、EPROM存儲器集成塊25入端2至10及21、23、24、25腳、數(shù)字信號處理器集成塊24出端55至64及72至77腳、可編程邏輯器件集成塊26入端190至198腳、復接時序產(chǎn)生器7入端2腳及分接時序產(chǎn)生器11入端2腳并聯(lián)連接，入端52腳與電源16出端+V電壓端連接、入端26腳與地端連接；雙端口存儲器集成塊21入端36至45、47腳通過幀定位地址總線與幀同步字地址產(chǎn)生器3出端1腳連接、出端27腳通過幀定位輸出線與碼流合路器4入端1腳連接、入端50、52腳與電源16出端+V電壓端連接、入端26腳與地端連接；EPROM存儲器集成塊25入端1、27、28腳與電源16出端+V電壓端連接、入端14、22腳與地端連接；電平轉換接門集成塊27入端1、2腳分別與接收數(shù)據(jù)端的C、D端連接、入端6、7腳分別與接收時鐘端E、F端連接，分接數(shù)據(jù)出端3腳與可編程邏輯器件集成塊26入端178腳連接、分接時鐘出端5腳與可編程邏輯器件集成塊26入端177腳連接、入端16、4腳與電源16出端+V電壓端連接、入端8、12腳與地端連接；數(shù)字信號處理器集成塊24出端46、109腳與D觸發(fā)器17入端2、3腳連接、入端45腳與D觸發(fā)器17入端5腳連接、入端96腳與晶振18出端3腳連接、入端66、132腳與電源16出端+V電壓端連接、入端5、36、71、102、103腳并接地端；D觸發(fā)器17入端14腳與電源16出端電壓+V電壓端連接、入端7腳與地端連接；晶振18入端4腳與電源16電壓+V電壓端連接、入端2腳與地端連接；可編程邏輯器件集成塊26出端157至163腳通過分接時序總線與分接時序產(chǎn)生器11入端5腳及分接時序總線出端N端并接、出端54至57分別與分接信息出端R1至RN端連接、出端73至76腳分別與分接時鐘出端S1至SN連接、出端58至70腳通過分接時序地址總線與分接時序產(chǎn)生器11入端3腳并接、入端200腳與電源16出端+V電壓端連接、入端104腳與地端連接。
本實用新型分接時序產(chǎn)生器11、復接時序產(chǎn)生器7分別由雙端口存儲器集成塊28、29構成，幀同步字地址產(chǎn)生器3、碼流合路器4、復接時序地址產(chǎn)生器8及復接信息時鐘產(chǎn)生器9由可編程邏輯器件集成塊30、非門19構成，其中雙端口存儲器集成塊28、29各出入端8至16腳、通過數(shù)據(jù)總線、各出入端55至67腳通過地址總線分別與雙端口存儲器1出入端3、4腳、幀同步字產(chǎn)生器2出入端1、2腳、數(shù)字信號處理器10出入端1、2腳及程序存儲器13出入端1、2腳并聯(lián)連接，雙端口存儲器28、各出入端19至27腳通過分接時序總線與碼流分路器14、分接時鐘產(chǎn)生器15各入端1腳及分接時序總線出端N端并接、各入端36至48腳通過分接時序地址總線與分接時序地址產(chǎn)生器12出端1腳并接；雙端口存儲器29出端各19至27腳通過復接時序總線與可編程邏輯器件集成塊30入端23、26至29及32至34腳及復接時序輸出P端并接、各入端36至48腳通過復接時序地址總線與可編程邏輯器件30出端90、92至103腳并接；雙端口存儲器集成塊28、29各入端4、51及68腳與電源16出端+V電壓端并接、各35、52腳與地端連接；可編程邏輯器件集成塊30出端55腳與復接時鐘入端M端連接、入端63腳與幀同步字產(chǎn)生器2出端5腳連接、出端129至137、154至157腳通過幀定位地址總線與幀同步字產(chǎn)生器2入端3腳連接、出端163至169腳與復接時鐘輸出L1至LN連接、入端64至67腳與復接信息輸入端T1至TN端連接、出端77、80腳與接口電平轉換器5入端1、7腳連接、入端177腳與非門19出端3腳連接；入端200腳與電源16出端+V電壓端連接、入端104、105腳與地端連接；非門19入端2腳與電阻R1、電容C1及開關K一端并接、入端6、7腳與電阻R2、電容C2一端并接、入端5腳串接電容C3后接地端、入端4、8腳及電阻R1、R2另一端與電源16出端+V電壓端連接，開關K另一端、電容C1、C2另一端與地端并接。
本實用新型與背景技術相比有以下優(yōu)點1．本實用新型采用大規(guī)?？删幊踢壿嬈骷蓧K制作，因此集成化程度高，可以實時改變復分接器的幀結構、幀長、幀同步字和碼速率，實現(xiàn)復雜幀結構復分接器改變。
2．本實用新型由于集成化程度高，因此智能化程度高，體積小，重量輕。
3．本實用新型采用表面貼裝技術，因此性能穩(wěn)定可靠，使用方便。
以下結合附圖對本實用新型作進一步詳細描述。


圖1是本實用新型的電原理方框圖。
圖2是本實用新型雙端口存儲器1、幀同步字產(chǎn)生器2、接口電平轉換器6、數(shù)字信號處理器10、程序存儲器13、分接時序地址產(chǎn)生器12、碼流分路器14及分接時鐘產(chǎn)生器15的電原理圖。
圖3是本實用新型復接時序產(chǎn)生器7、分接時序產(chǎn)生器11、幀同步字地址產(chǎn)生器3、碼流合路器4、復接時序地址產(chǎn)生器8及復接信息時鐘產(chǎn)生器9的電原理圖。
參照圖1至圖3，本實用新型由雙端口存儲器1、幀同步字產(chǎn)生器2、幀同步字地址產(chǎn)生器3、碼流合路器4、接口電平轉換器5、6、復接時序產(chǎn)生器7、復接時序地址產(chǎn)生器8、復接信息時鐘產(chǎn)生器9、數(shù)字信號處理器10、分接時序產(chǎn)生器11、分接時序地址產(chǎn)生器12、程序存儲器13、碼流分路器14、分接時鐘產(chǎn)生器15及電源16組成。其中外接控制數(shù)據(jù)入端A通過數(shù)據(jù)總線與雙端口存儲器1入端1腳連接，外接控制地址入端B通過地址總線與雙端口存儲器1入端2腳連接，雙端口存儲器1其作用接收外接控制單元輸入的控制數(shù)據(jù)和控制地址信號，其3、4腳分別通過數(shù)據(jù)總線及地址總線與幀同步字產(chǎn)生器2、復接時序產(chǎn)生器7、分接時序產(chǎn)生器11、數(shù)字信號處理器10及程序存儲器13各出入端1、2腳并聯(lián)連接。數(shù)字信號處理器10接收雙端口存儲器1輸出控制數(shù)據(jù)后產(chǎn)生幀同步信號存于幀同步字產(chǎn)生器2，同時幀同步字地址產(chǎn)生器3產(chǎn)生的幀同步地址信號通過幀定位地址總線輸入幀同步字產(chǎn)生器2，幀同步字產(chǎn)生器2出端4腳產(chǎn)生的地址清零信號通過地址清零線對幀同步字地址產(chǎn)生器3地址進行清零、其出端5腳產(chǎn)生的幀定位信號輸入碼流合路器4。
本實用新型雙端口存儲器1、幀同步字產(chǎn)生器2分別由雙端口存儲器集成塊20、21構成；接口電平轉換器6由電平轉換接口集成塊27構成；數(shù)字信號處理器10由微處理器集成塊24、D觸發(fā)器17、晶振18構成；程序存儲器13由EPROM存儲器集成塊25構成；分接時序地址產(chǎn)生器12、碼流分路器14及分接時鐘產(chǎn)生器15由可編程邏輯器件集成塊26構成。圖2是本實用新型雙端口存儲器1、幀同步字產(chǎn)生器2、接口電平轉換器6、數(shù)字信號處理器10、程序存儲器13、分接時序地址產(chǎn)生器12、碼流分路器14及分接時鐘產(chǎn)生器15的實施例電原理連接線路圖，實施例按圖2連接線路。
實施例雙端口存儲器集成塊20、21采用市售IDT7132型集成塊制作，雙端口存儲器1的雙端口存儲集成塊20其作用是接收控制單元輸入的數(shù)據(jù)及地址信息，由17至24腳通過A輸入端口輸入控制數(shù)據(jù)信息，由5至16腳通過B輸入端口輸入控制數(shù)據(jù)地址信息，雙端口存儲器集成塊20的27至34腳輸出數(shù)據(jù)信息分別輸入雙端口存儲器集成塊21的17至24腳、EPROM存儲器集成塊25的11至19腳、數(shù)字信號處理器集成塊24的6至13腳及23至30腳，其36至47腳地址信息分別輸入雙端口存儲器集成塊21的5至16腳、EPROM存儲器集成塊25的2至10及21、23至25腳、數(shù)字信號處理器集成塊24的55至64及72至77腳；雙端口存儲器集成塊21的36至45腳輸入幀同步字地址產(chǎn)生器3輸入的幀同步字地址信號，作用是產(chǎn)生幀同步信號；電平轉換接口集成塊27實施例采用市售26LS32型集成塊制作，作用是為電平轉換接口，把入端口C、D端接收的數(shù)據(jù)RS422平衡電平信號轉換為TTL數(shù)字電平信號，把入端口E、F端接收的時鐘RS422平衡電平信號轉換為TTL數(shù)字電平信號，經(jīng)過電平轉換接口集成塊27輸出的TTL數(shù)字分接數(shù)據(jù)信號輸入可編程邏輯器件26入端117腳、輸出的TTL數(shù)字分接時鐘信號輸入可編程邏輯器件集成塊26入端178腳。數(shù)字信號處理器集成塊24實施例采用市售TMS320C50型數(shù)字信號處理器集成塊制作，其作用是控制產(chǎn)生時序、并對幀同步搜索，其入端96腳由晶振18提供數(shù)字信號處理器集成塊24的鐘源信號，實施例為57MHz信號，晶振18采用市售57MHz的晶振源制作而成；其109、46腳輸入D觸發(fā)器17的觸發(fā)信號，作用是提供數(shù)字信號處理器集成塊24的串行口幀同步信號，實施例D觸發(fā)器17采用市售74F74型集成塊制作。數(shù)字信號處理器集成塊24產(chǎn)生的時序信號通過數(shù)據(jù)總線輸入到雙端口存儲器集成塊28、29，數(shù)字信號處理器集成塊24產(chǎn)生時序后，進行幀同步搜索。本實用新型EPROM存儲器集成塊25實施例采用市售WS57C49型集成塊制作，其作用是存儲程序信號。
本實用新型分接時序地址產(chǎn)生器12、碼流分路器14及分接時鐘產(chǎn)生器15的可編程邏輯器件集成塊26實施例采用市售一塊EPM9320型可編程邏輯器件制作，其中分接時序地址產(chǎn)生器12作用是產(chǎn)生分接時序地址信號，由可編程邏輯器件集成塊26的157至163腳通過分接時序地址總線輸入分接時序產(chǎn)生器11入端5腳。碼流分路器14作用是把一路碼流分解成各支路信息，由可編程邏輯器件集成塊26的54至57腳把各支路分接信息輸出至分接信息出端R1至RN端，實施例由10路支路分接信號輸出。分接時鐘產(chǎn)生器15作用是產(chǎn)生分接時鐘信號，由可編程邏輯器件集成塊26的73至76腳把各支路分接時鐘信號輸出至分接時鐘信息出端S1至SN端，實施例由10路支路分接時鐘信號輸出?？删幊踢壿嬈骷蓧K26的157至163腳輸入的分接時序信息通過分接時序總線與分接時序產(chǎn)生器11出端5腳及分接時序輸出端N端并接，可編程邏輯器件集成塊26的出入端1至3、21至29及32至39腳輸入輸出雙端口存儲器集成塊20輸入輸出的數(shù)據(jù)信息、出入端190至199腳輸入輸出雙端口存儲器集成塊20輸入輸出的地址信息。
本實用新型分接時序產(chǎn)生器11、復接時序產(chǎn)生器7分別由雙端口存儲器集成塊28、29構成，幀同步字地址產(chǎn)生器3、碼流合路器4、復接時序地址產(chǎn)生器8及復接信息時鐘產(chǎn)生器9由可編程邏輯器件集成塊30、非門19構成。圖3是本實用新型復接時序產(chǎn)生器7、分接時序產(chǎn)生器11、幀同步字地址產(chǎn)生器3、碼流合路器4、復接時序地址產(chǎn)生器8及復接信息時鐘產(chǎn)生器9、非門19的實施例電原理連接線路圖，實施例按圖3連接線路、其中雙端口存儲器集成塊28、29實施例均采用市售IDT7005B型雙端口存儲器集成塊制作。雙端口存儲器集成塊28作用是產(chǎn)生分接時序信號，雙端口存儲器集成塊29作用是產(chǎn)生復接時序信號。由雙端口存儲器1的3腳輸出的數(shù)據(jù)信息經(jīng)數(shù)據(jù)總線分別輸入雙端口存儲器28、29的8至16腳、其4腳輸出的地址信息經(jīng)地址總線分別輸入雙端口存儲器28、29的55至67腳連接。雙端口存儲器28的出端19至27腳輸出7路分接時序信號通過分接時序總線分別輸入碼流分路器14、分接時鐘產(chǎn)生器15入端1腳及分接時序出端N端，由分接時序出端N端輸出外接支路，雙端口存儲器28的36至48腳輸入的分接時序地址信號通過分接時序地址總線與分接時序地址產(chǎn)生器12出端1腳連接、出端49腳輸出的地址清零信號與分接時序地址產(chǎn)生器12入端2腳連接，輸入清零信號。雙端口存儲器29的出端19至27腳輸出的7路復接時序信號通過復接時序總線輸入可編程邏輯器件集成塊30的入端23、26至29、32及34腳及復接時序出端P端，由復接時序出端P端輸出外接支路，雙端口存儲器29的36至48腳輸入的復接時序地址信號通過復接時序地址總線與可編程邏輯器件集成塊30輸出復接時序地址信號90、92至103腳連接；雙端口存儲器29其中出端27腳輸出的地址清零信號與可編程邏輯器件30其中入端33腳連接，對復接時序地址產(chǎn)生器8的時序地址進行清零。
本實用新型幀同步字地址產(chǎn)生器3、碼流合路器4、復接時序地址產(chǎn)生器8及復接信息時鐘產(chǎn)生器9的可編程邏輯器件集成塊30采用市售一塊EPM9320型可編程邏輯器件制作，其中幀同步字地址產(chǎn)生器3作用是產(chǎn)生幀同步地址信號，其129至137、154至157腳輸出的幀定位信號地址通過幀定位地址總線輸入幀同步字產(chǎn)生器2入端3腳；碼流合路器4作用是把輸入的多路支路信息合成一路碼流信號，被復接信息由輸入端T1至TN端輸入64至67腳，合路碼流由77、80腳輸入接口電平轉換器5、接口電平轉換器5把TTL電平合路碼流信號轉換成RS422平衡電平信號，由J、K端輸出合路數(shù)據(jù)信號，G、H端輸出合路時鐘信號；復接時序地址產(chǎn)生器8作用是產(chǎn)生復接時序地址信號，復接時鐘由入端M端輸入55腳；復接信息時鐘產(chǎn)生器9作用是產(chǎn)生被復接信息的時鐘信號，被復接信息時鐘由163、164腳輸出至L1、L2端輸出，把被復接信息時鐘輸出至各支路。本實用新型非門19采用市售74F04型集成塊制作，作用是對復位信號整形，復位信號由非門19連接的開關K產(chǎn)生，由非門19輸出端3腳輸入可編程邏輯器件集成塊30的177腳，對可編程邏輯器件進行復位。
本實用新型電源16實施例采用通用的直流穩(wěn)壓電源線路自制而成，其輸出+V電壓為+5v電壓。本實用新型中所有的電阻、電容器件也采用市售通用器件制作。
本實用新型簡要工作原理如下由數(shù)字信號處理器10、程序存儲器13、幀同步字產(chǎn)生器2、幀同步字地址產(chǎn)生器3、復接時序產(chǎn)生器7、復接時序地址產(chǎn)生器8、雙端口存儲器1、碼流合路器4、復接信息時鐘產(chǎn)生器9和接口電平轉換器5構成本實用新型復接部分。數(shù)字信號處理器10根據(jù)雙端口存儲器1讀到的命令，形成相應的時序寫入復接時序產(chǎn)生器7，同時復接時序地址產(chǎn)生器8產(chǎn)生的地址信號將復接時序產(chǎn)生器7中的時序讀出供復接使用，這種時序產(chǎn)生方法靈活方便，通用性強，修改命令字就可以改變幀長度、幀結構及時序，實現(xiàn)多種幀結構實時可變復接。
復接的幀同步字存放于幀同步字產(chǎn)生器2，通過雙端口存儲器1可以改變幀同步字的內(nèi)容，即同步字可變。在復接信息時鐘產(chǎn)生器9的控制下，由幀同步字地址產(chǎn)生器3讀出幀同步字產(chǎn)生器2中的幀同步字輸入碼流合路器4，完成同步字復接。
碼流合路器4在時序控制下，將被復接信息排隊輸出，完成復接，復接后經(jīng)接口電平轉換器5送往輸出線路。
復接時鐘產(chǎn)生器9產(chǎn)生復接器內(nèi)部使用的時鐘信號，送往被復接信息單元使用的連續(xù)時鐘和斷續(xù)時鐘。本實用新型復接器部分采用外時鐘方式，是由外部其它設備提供P×64kHz時鐘，其中P=1至30，由輸入端M端輸入。復接器任何狀態(tài)改變都是通過雙端口存儲器1進行控制接口，具體進行控制時鐘頻率即碼速率、幀結構、幀長、幀同步字的內(nèi)容及幀同步方式，輸入數(shù)字信號處理器10。
本實用新型由數(shù)字信號處理器10、程序存儲器13、分接時鐘產(chǎn)生器11、分接時序地址產(chǎn)生器12、碼流分路器14及分接時鐘產(chǎn)生器15構成分接器部分。首先由分接時序產(chǎn)生器11產(chǎn)生分接時序，然后由數(shù)字信號處理器接收來自接口電平轉換器6輸入的復合碼流信號并進行幀同步搜索。
數(shù)字信號處理器10根據(jù)雙端口存儲器1讀到的命令、形成相應的時序寫入分接時序產(chǎn)生器11，分接時序地址產(chǎn)生器12產(chǎn)生的地址將分接時序產(chǎn)生器11中的時序讀出供分接使用，分接時鐘產(chǎn)生器15在分接時序控制下產(chǎn)生分接支路信息時鐘，由分接時鐘產(chǎn)生器15經(jīng)S1至SN端輸出。
數(shù)字信號處理器10進行幀同步搜索的過程如下1．雙端口存儲器1根據(jù)外部通信設備的同步方式及同步字，建立符合幀同步要求的滑動窗口。
2．數(shù)字信號處理器10在搜索窗內(nèi)，搜索幀同步字。若搜索到的同步字符合同步規(guī)則，則判為同步，進入同步驗證，否則繼續(xù)搜索同步字，至符合同步規(guī)則為止。
3．數(shù)字信號處理器10在同步驗證階段，若同步字出現(xiàn)誤碼次數(shù)滿足失步規(guī)則，則判為失步，否則處于同步狀態(tài)。
4．數(shù)字信號處理器10在同步搜索完畢后，強迫分接時序產(chǎn)生器7產(chǎn)生的時序與同步位置對準，以保證碼流分路器14對碼流進行正確的分接，碼流分路器14將復合碼流根據(jù)分接時序及同步位置進行分路得到各支路信息完成分接。
本實用新型安裝結構如下把本實用新型中圖1、圖2、圖3中的所有元器件安裝在一塊長×寬為320×400毫米的印制版上，其中可編程邏輯器件集成塊26、30、數(shù)字信號處理器集成塊24、雙端口存儲器集成塊20、21、28、29等大規(guī)模集成電路采用表面貼裝技術，因此電路體積小，重量輕，然后把印制版安裝在長×寬×高為340×420×100毫米的機箱內(nèi)，在機箱的面板上安裝電源開關，控制數(shù)據(jù)、地址入端A、B端電纜插座，接收數(shù)據(jù)、時鐘C、D、E、F端電纜插座，在面板上還安裝分接信息及時鐘出端R1至RN端及S1至SN端的電纜插座，復接信息時鐘入端L1至LN端電纜插座，輸出數(shù)據(jù)、時鐘G、H、J、K端電纜插座，在機箱的后面板上安裝電源輸入插座，本實用新型的電源也可以采用外部+5v電源供電，組裝成本實用新型。
權利要求1．一種由碼流合路器(4)、碼流分路器(14)、電源(16)組成的可編程復用器，其特征在于還有雙端口存儲器(1)、幀同步字產(chǎn)生器(2)、幀同步字地址產(chǎn)生器(3)、接口電平轉換器(5)、(6)、復接時序產(chǎn)生器(7)、復接時序地址產(chǎn)生器(8)、復接信息時鐘產(chǎn)生器(9)、數(shù)字信號處理器(10)、分接時序產(chǎn)生器(11)、分接時序地址產(chǎn)生器(12)、程序存儲器(13)、分接時鐘產(chǎn)生器(15)組成，其中外接控制數(shù)據(jù)入端A通過數(shù)據(jù)總線與雙端口存儲器(1)入端1腳連接，外接控制地址入端B通過地址總線與雙端口存儲器(1)入端2腳連接，雙端口存儲器(1)出入端3腳通過數(shù)據(jù)總線、入端4腳通過地址總線分別與幀同步字產(chǎn)生器(2)、復接時序產(chǎn)生器(7)、分接時序產(chǎn)生器(11)、數(shù)字信號處理器(10)及程序存儲器(13)的各出入端1、2腳并聯(lián)連接；接口電平轉換器(6)入端1、2腳分別與接收數(shù)據(jù)端的C、D端連接、入端3、4腳分別與接收時鐘E、F端連接、分接數(shù)據(jù)出端5腳與數(shù)字信號處理器(10)入端3腳連接、分接時鐘出端6腳分別與數(shù)字信號處理器(10)入端4腳、分接時序地址產(chǎn)生器(12)入端3腳及分接時鐘產(chǎn)生器(15)入端2腳并接；幀同步字產(chǎn)生器(2)入端3腳通過幀定位地址總線與幀同步地址產(chǎn)生器(3)入端1腳連接、出端4腳通過地址清零線與幀同步字地址產(chǎn)生器(3)入端2腳連接、出端5腳通過幀定位輸出線與碼流合路器(4)入端1腳連接；幀同步字地址產(chǎn)生器(3)入端3腳與復接信息時鐘產(chǎn)生器(9)出端3腳連接；碼流合路器(4)入端2-1至2-N分別與復接信息輸入端T1至TN端連接、入端3腳通過復接時序總線分別與復接時序產(chǎn)生器(7)出端5腳、復接信息時鐘產(chǎn)生器(9)入端1腳及復接時序輸出P端并接、出端4腳與接口電平轉換器(5)入端1腳連接；接口電平轉換器(5)入端2腳分別與復接時鐘入端M端、復接時序地址產(chǎn)生器(8)入端3腳及復接信息時鐘產(chǎn)生器(9)入端2腳并接、出端3、4腳與輸出數(shù)據(jù)端G、H端連接、出端5、6腳與輸出時鐘端J、K端連接；復接時序地址產(chǎn)生器(8)出端1腳通過復接時序地址總線與復接時序產(chǎn)生器(7)入端3腳連接、入端2腳通過地址清零線與復接時序產(chǎn)生器(7)出端4腳連接；復接信息產(chǎn)生器(9)出端4-1至4-N腳分別與復接信息時鐘入端L1至LN端連接；分接時序產(chǎn)生器(11)入端3腳通過分接時序地址總線與分接時序地址產(chǎn)生器(12)出端1腳連接、出端4腳通過地址清零線與分接時序地址產(chǎn)生器(12)入端2腳連接、出端5腳通過分接時序總線分別與碼流分路器(14)入端1腳、分接時鐘產(chǎn)生器(15)入端1腳及分接時序總線出端N端并接；碼流分路器(14)出端3-1至3-N腳分別與分接信息出端R1至RN端連接；分接時鐘產(chǎn)生器(15)出端3-1至3-N腳分別與分接時鐘出端S1至SN端連接；數(shù)字信號處理器(10)出端5腳與碼流分路器(14)入端2腳連接；電源(16)出端+V電壓端與各部件電源入端連接。
2．根據(jù)權利要求1所述的一種可編程復用器，其特征在于雙端口存儲器(1)、幀同步字產(chǎn)生器(2)分別由雙端口存儲器集成塊(20)、(21)構成；接口電平轉換器(6)由電平轉換接口集成塊(27)構成；數(shù)字信號處理器(10)由微處理器集成塊(24)、D觸發(fā)器(17)、晶振(18)構成；程序存儲器(13)由EPROM存儲器集成塊(25)構成；分接時序地址產(chǎn)生器(12)、碼流分路器(14)及分接時鐘產(chǎn)生器(15)由可編程邏輯器件集成塊(26)構成，其中雙端口存儲器集成塊(20)入端5至16腳與外接控制數(shù)據(jù)地址總線入端B連接、入端17至24腳與外接控制數(shù)據(jù)入端A連接、出入端27至34腳通過數(shù)據(jù)總線分別與雙端口存儲器集成塊(21)出入端17至24腳、EPROM存儲器集成塊(25)出入端11至19腳、數(shù)字信號處理器集成塊(24)出入端6至13及23至30腳、可編程邏輯器件集成塊(26)出入端1、2、3、21至29及32至39腳、復接時序產(chǎn)生器(7)出入端1腳及分接時序產(chǎn)生器(11)出入端1腳并聯(lián)連接、入端36至47腳通過地址總線分別與雙端口存儲器集成塊(21)入端5至16腳、EPROM存儲器集成塊(25)入端2至10及21、23、24、25腳、數(shù)字信號處理器集成塊(24)出端55至64及72至77腳、可編程邏輯器件集成塊(26)入端190至198腳、復接時序產(chǎn)生器(7)入端2腳及分接時序產(chǎn)生器(11)入端2腳并聯(lián)連接、入端52腳與電源(16)出端+V電壓端連接、入端26腳與地端連接；雙端口存儲器集成塊(21)入端36至45、47腳通過幀定位地址總線與幀同步字地址產(chǎn)生器(3)出端1腳連接、出端27腳通過幀定位輸出線與碼流合路器(4)入端1腳連接、入端50、52腳與電源(16)出端+V電壓端連接、入端26腳與地端連接；EPROM存儲器集成塊(25)入端1、27、28腳與電源(16)出端+V電壓端連接、入端14、22腳與地端連接；電平轉換接口集成塊(27)入端1、2腳分別與接收數(shù)據(jù)端的C、D端連接、入端6、7腳分別與接收時鐘端E、F端連接、分接數(shù)據(jù)出端3腳與可編程邏輯器件集成塊(26)入端178腳連接、分接時鐘出端5腳與可編程邏輯器件集成塊(26)入端177腳連接、入端16、4腳與電源(16)出端+V電壓端連接、入端8、12腳與地端連接；數(shù)字信號處理器集成塊(24)出端46、109腳與D觸發(fā)器(17)入端2、3腳連接、入端45腳與D觸發(fā)器(17)入端5腳連接、入端96腳與晶振(18)出端3腳連接、入端66、132腳與電源(16)出端+V電壓端連接、入端5、36、71、102、103腳并接地端；D觸發(fā)器(17)入端14腳與電源(16)出端電壓+V電壓端連接、入端7腳與地端連接；晶振(18)入端4腳與電源(16)出端電壓+V電壓端連接、入端2腳與地端連接；可編程邏輯器件集成塊(26)出端157至163腳通過分接時序總線與分接時序產(chǎn)生器(11)入端5腳及分接時序總線出端N端并接、出端54至57分別與分接信息出端R1至RN端連接、出端73至76腳分別與分接時鐘出端S1至SN連接、出端58至70腳通過分接時序地址總線與分接時序產(chǎn)生器(11)入端3腳并接、入端200腳與電源(16)出端+V電壓端連接、入端104腳與地端連接。
3．根據(jù)權利要求1或2所述的一種可編程復用器，其特征在于分接時序產(chǎn)生器(11)、復接時序產(chǎn)生器(7)分別由雙端口存儲器集成塊(28)、(29)構成，幀同步字地址產(chǎn)生器(3)、碼流合路器(4)、復接時序地址產(chǎn)生器(8)及復接信息時鐘產(chǎn)生器(9)由可編程邏輯器件集成塊(30)、非門(19)構成，其中雙端口存儲器集成塊(28)、(29)各出入端8至16腳、通過數(shù)據(jù)總線、各出入端55至67腳通過地址總線分別與雙端口存儲器(1)出入端3、4腳、幀同步字產(chǎn)生器(2)出入端1、2腳、數(shù)字信號處理器(10)出入端1、2腳及程序存儲器(13)出入端1、2腳并聯(lián)連接，雙端口存儲器(28)各出入端19至27腳通過分接時序總線與碼流分路器(14)、分接時鐘產(chǎn)生器(15)各入端1腳及分接時序總線出端N端并接、各入端36至48腳通過分接時序地址總線與分接時序地址產(chǎn)生器(12)出端1腳并接；雙端口存儲器(29)出端各19至27腳通過復接時序總線與可編程邏輯器件集成塊(30)入端23、26至29及32至34腳及復接時序輸出P端并接、各入端36至48腳通過復接時序地址總線與可編程邏輯器件(30)出端90、92至103腳并接；雙端口存儲器集成塊(28)、(29)各入端4、51及68腳與電源(16)出端+V電壓端并接、各35、52腳與地端連接；可編程邏輯器件集成塊(30)出端55腳與復接時鐘入端M端連接、入端63腳與幀同步字產(chǎn)生器(2)出端5腳連接、出端129至137、154至157腳通過幀定位地址總線與幀同步字產(chǎn)生器(2)入端3腳連接、出端163至169腳與復接時鐘輸出L1至LN連接、入端64至67腳與復接信息輸入端T1至TN端連接、出端77、80腳與接口電平轉換器(5)入端1、7腳連接、入端177腳與非門(19)出端3腳連接；入端200腳與電源(16)出端+V電壓端連接、入端104、105腳與地端連接；非門(19)入端2腳與電阻R1、電容C1及開關K一端并接、入端6、7腳與電阻R2、電容C2一端并接、入端5腳串接電容C3后接地端、入端4、8腳及電阻R1、R2另一端與電源(16)出端+V電壓端連接，開關K另一端、電容C1、C2另一端與地端并接。
專利摘要本實用新型公開了一種可編程復用器,它由碼流合路分路器、雙端口存儲器、幀同步字及幀同步字地址產(chǎn)生器、復接分接時序及時序地址產(chǎn)生器、復接分接時鐘產(chǎn)生器、數(shù)字信號處理器、程序存儲器等部分組成。它采用可編程邏輯器件及數(shù)字信號處理器實現(xiàn)復雜幀結構和變幀結構、變速率的可編程復用器。并還具有智能化、集成化程度高,體積小,重量輕,應用方便等特點,適合通信設備作可編程復用器裝置。
文檔編號H04J99/00GK2318759SQ9820218
公開日1999年5月12日 申請日期1998年3月17日 優(yōu)先權日1998年3月17日
發(fā)明者裴文端, 尤靜, 賈士軍 申請人:電子工業(yè)部第五十四研究所