應(yīng)用于高速背板芯片間電互連系統(tǒng)的網(wǎng)格編碼調(diào)制方法
【技術(shù)領(lǐng)域】
[0001] 本發(fā)明涉及高速背板芯片間電互連系統(tǒng)領(lǐng)域，具體是將網(wǎng)格編碼調(diào)制（Trellis Coded Modulation，TCM)技術(shù)用于高速背板芯片間電互連系統(tǒng)，通過編碼的糾錯能力獲取 編碼增益，從而提高芯片間電互連串行單鏈路系統(tǒng)的可靠性。
【背景技術(shù)】
[0002] 高性能并行計算機(jī)系統(tǒng)的性能快速發(fā)展，對互連I/O帶寬能力的需求與日俱增， 高速串行器/解串器技術(shù)正在取代傳統(tǒng)并行總線成為芯片間高速電互連接口技術(shù)的主流。 高速串行器/解串器技術(shù)利用內(nèi)部集成電路將并行數(shù)據(jù)流轉(zhuǎn)化為串行流，要求高速背板電 互連信道的數(shù)據(jù)傳輸速率達(dá)到20?40Gbit/s，通過均衡和時鐘數(shù)據(jù)恢復(fù)技術(shù)提高數(shù)據(jù)傳 輸速率。芯片間串行數(shù)據(jù)傳輸速率的提高和信道距離的增大給傳輸?shù)挠行院涂煽啃詭?了挑戰(zhàn)，信號在傳輸過程中受到信道損耗、反射、串?dāng)_和噪聲的影響，使得接收端接收到的 信號碼間干擾嚴(yán)重，從而導(dǎo)致高誤碼率。為了滿足芯片間高速串行鏈路的低誤碼率需求，我 們希望通過引入糾錯控制編碼使系統(tǒng)具有一定的糾錯和抗干擾能力，提高傳輸?shù)目煽啃浴?br>[0003] 糾錯碼通過在發(fā)送端對原碼字增加多余的碼字來擴(kuò)大發(fā)送碼字之間的差別，在 接收端根據(jù)編碼規(guī)則判定接收到的碼字是否有錯誤，從而極大地避免碼流傳送中誤碼的 發(fā)生。糾錯編碼會使信息數(shù)據(jù)的傳輸效率降低，所以一般的糾錯編碼技術(shù)如漢明碼、卷積 碼、里德所羅門（Reed-Solomon，RS)碼對信息傳輸性能的改善是建立在帶寬擴(kuò)展的基礎(chǔ) 上，然而在帶寬受限的高速串行信道中，頻帶資源是寶貴的，依靠傳統(tǒng)的糾錯編碼技術(shù)難于 提高信道利用率從而改善系統(tǒng)性能。網(wǎng)格編碼調(diào)制技術(shù)把糾錯編碼和調(diào)制結(jié)合在一起進(jìn) 行整體方案的最佳設(shè)計，可以在不增加系統(tǒng)帶寬、不降低有效信息傳輸速率的情況下取得 一定的編碼增益。隨著高速串行鏈路通信數(shù)據(jù)傳輸速率要求的不斷提高，系統(tǒng)的調(diào)制和 編碼技術(shù)成為提高數(shù)據(jù)傳輸速率的解決可選方案，例如四電平脈沖幅度調(diào)制（Four Pulse Amplitude Modulation，PAM4)和前向糾錯編碼（Forward Error Correction，F(xiàn)EC)。如何 把糾錯編碼這一有效的技術(shù)方案應(yīng)用于高速串行電互連系統(tǒng)，在不改變有效數(shù)據(jù)傳輸速率 的同時，降低系統(tǒng)誤碼率，提高系統(tǒng)性能成為目前迫切需解決的問題。

【發(fā)明內(nèi)容】

[0004] 本發(fā)明要解決的技術(shù)問題是提供一種簡單的應(yīng)用于高速背板芯片間電互連系統(tǒng) 的網(wǎng)格編碼調(diào)制方法。
[0005] 為了解決上述技術(shù)問題，本發(fā)明提供一種應(yīng)用于高速背板芯片間電互連系統(tǒng)的網(wǎng) 格編碼調(diào)制方法；該方法使用發(fā)送端和接收端；所述發(fā)送端包括數(shù)據(jù)并轉(zhuǎn)串模塊、網(wǎng)格編 碼調(diào)制模塊和前向反饋均衡器；所述接收端包括連續(xù)時間線性均衡器、判決反饋均衡器、時 鐘數(shù)據(jù)恢復(fù)模塊、軟判決維特比譯碼模塊、數(shù)據(jù)串轉(zhuǎn)并模塊；所述數(shù)據(jù)并轉(zhuǎn)串模塊將輸入的 N位并行數(shù)據(jù)a[l:N]通過并串轉(zhuǎn)換器轉(zhuǎn)換為串行的二進(jìn)制比特{Xn，Xn= 0, 1};所述網(wǎng)格 編碼調(diào)制模塊將二進(jìn)制比特{Xn，Xn= 〇, 1}轉(zhuǎn)換為四種電平脈沖波形s0(t);所述前向反 饋均衡器通過
【主權(quán)項(xiàng)】
1. 應(yīng)用于高速背板芯片間電互連系統(tǒng)的網(wǎng)格編碼調(diào)制方法；該方法使用發(fā)送端（1)和 接收端（2);其特征是：所述發(fā)送端（1)包括數(shù)據(jù)并轉(zhuǎn)串模塊（11)、網(wǎng)格編碼調(diào)制模塊（12) 和前向反饋均衡器（13); 所述接收端（2)包括連續(xù)時間線性均衡器（21)、判決反饋均衡器（22)、時鐘數(shù)據(jù)恢復(fù) 模塊（23)、軟判決維特比譯碼模塊（24)、數(shù)據(jù)串轉(zhuǎn)并模塊（25); 所述數(shù)據(jù)并轉(zhuǎn)串模塊（11)將輸入的N位并行數(shù)據(jù)a[l:N]通過并串轉(zhuǎn)換器轉(zhuǎn)換為串行 的二進(jìn)制比特{Xn，Xn= 0, 1}; 所述網(wǎng)格編碼調(diào)制模塊（12)將二進(jìn)制比特{Xn，Xn= 0, 1}轉(zhuǎn)換為四種電平脈沖波形s0(t)； 所述前向反饋均衡器（13)通過
輸出信號si(t); 所述信道⑶通過
輸出信號r0⑴； 所述連續(xù)時間線性均衡器（21)通過
輸出信號rl(t); 所述判決反饋均衡器（22)通過
輸出信號r2 (t); 所述時鐘數(shù)據(jù)恢復(fù)模塊（23)從連續(xù)時間線性均衡器（21)的輸出信號rl(t)提取時 鐘，獲得最佳采樣時刻提供給判決反饋均衡器（22); 所述軟判決維特比譯碼模塊（24)通過輸出信號r2(t)輸出串行二進(jìn)制比特
>并反饋誤差信號e(k)至判決反饋均衡器（22); 所述數(shù)據(jù)串轉(zhuǎn)并模塊（25)將串行二進(jìn)制比特
轉(zhuǎn)換為N位并行數(shù)據(jù) d[l:jV]。
2. 根據(jù)權(quán)利要求1所述的應(yīng)用于高速背板芯片間電互連系統(tǒng)的網(wǎng)格編碼調(diào)制方法，其 特征是：所述網(wǎng)格編碼調(diào)制模塊（12)包括卷積編碼器（121)和四電平脈沖調(diào)制電路； 所述卷積編碼器（121)將二進(jìn)制比特{Xn，Xn= 0, 1}的每一個比特輸入經(jīng)過
碼率的 卷積編碼后，得到兩比特輸出{Yn(l)，Yn(0)，Yn=0，l}; 所述卷積編碼器（121)輸出的碼字{Yn(l)，Yn(0)，Yn= 0, 1}映射到四電平脈沖幅度調(diào) 制的星座圖中，編碼比特{Yn(l)，Yn(0)，Yn=0，l}經(jīng)過四電平脈沖幅度調(diào)制后得到四種電 平脈沖波形s0(t)。
3. 根據(jù)權(quán)利要求1所述的應(yīng)用于高速背板芯片間電互連系統(tǒng)的網(wǎng)格編碼調(diào)制方法，其 特征是：所述連續(xù)時間線性均衡器（21)包括放大器和比較器； 通過對放大器和比較器的電容和電阻調(diào)節(jié)，改變零點(diǎn)和第一極點(diǎn)的位置，進(jìn)而改變頻 率響應(yīng)hCM(t)，最后輸出
4. 根據(jù)權(quán)利要求1所述的應(yīng)用于高速背板芯片間電互連系統(tǒng)的網(wǎng)格編碼調(diào)制方法，其 特征是：所述判決反饋均衡器（22)包括內(nèi)置反饋支路的反饋濾波器和判決器； 反饋支路的輸入是判決器對前一組碼元的判決輸出結(jié)果
連續(xù)時間線性均 衡器（21)的輸入減去反饋濾波器的輸出得到判決器的輸入。
5. 根據(jù)權(quán)利要求4所述的應(yīng)用于高速背板芯片間電互連系統(tǒng)的網(wǎng)格編碼調(diào)制方法，其 特征是：判決反饋均衡器（22)中，在自適應(yīng)狀態(tài)下，首先自動調(diào)用調(diào)節(jié)濾波器系數(shù)的自適 應(yīng)訓(xùn)練步驟，然后利用濾波系數(shù)加權(quán)延遲線上各信號來產(chǎn)生輸出信號，將輸出信號與期望 信號相比，所得的誤差通過自適應(yīng)控制算法再來調(diào)整權(quán)值，確保反饋濾波器處在最佳狀態(tài)。
6. 根據(jù)權(quán)利要求5所述的應(yīng)用于高速背板芯片間電互連系統(tǒng)的網(wǎng)格編碼調(diào)制方法，其 特征是：所述軟判決維特比譯碼模塊（24)接收到判決反饋器（22)的一個輸出碼元r2(k)， 進(jìn)行一次度量計算，更新一次路徑，直到接收完一幀數(shù)據(jù)后進(jìn)行回溯譯碼，并輸出串行二進(jìn) 制比特
同時，軟判決維特比譯碼模塊（24)將譯碼輸出的期望信號與判決反饋器（22)的 輸出r2(k)通過減法器得到誤差信號e(k)，誤差信號e(k)反饋至判決反饋均衡器（22)的 自適應(yīng)控制算法從而更新其濾波器系數(shù)。
【專利摘要】本發(fā)明公開了一種應(yīng)用于高速背板芯片間電互連系統(tǒng)的網(wǎng)格編碼調(diào)制方法，該方法涉及應(yīng)用于高速背板芯片間電互連系統(tǒng)的網(wǎng)格編碼調(diào)制技術(shù)，該方法通過信道編碼和信號調(diào)制的協(xié)同設(shè)計，可以在既不增加信道頻帶寬度，也不降低有效信息傳輸速率的情況下獲得編碼增益，提高芯片間串行單鏈路的性能。該系統(tǒng)發(fā)送端包括數(shù)據(jù)并轉(zhuǎn)串、網(wǎng)格編碼調(diào)制、前向反饋均衡器，其中網(wǎng)格編碼調(diào)制采取卷積編碼和四電平脈沖幅度調(diào)制相結(jié)合的手段；接收端包括連續(xù)時間線性均衡器、判決反饋均衡器、時鐘數(shù)據(jù)恢復(fù)、軟判決維特比譯碼、數(shù)據(jù)串轉(zhuǎn)并，其中判決反饋均衡器濾波器的系數(shù)更新基于軟判決維特比譯碼后的糾錯信號。
【IPC分類】H04L1-00
【公開號】CN104579574
【申請?zhí)枴緾N201510033143
【發(fā)明人】劉鵬, 史航, 王維東, 郭俊, 李順斌, 鄔可俊, 方興, 吳東, 江國范, 謝向輝
【申請人】浙江大學(xué)
【公開日】2015年4月29日
【申請日】2015年1月22日