基于fpga的ptn設(shè)備網(wǎng)絡(luò)延時(shí)監(jiān)測裝置及其方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及一種基于FPGA的PTN設(shè)備網(wǎng)絡(luò)延時(shí)監(jiān)測裝置及其方法，屬于電子通訊設(shè)備領(lǐng)域。
【背景技術(shù)】
[0002]對于PTN設(shè)備，人們很難準(zhǔn)確定位哪些端口出現(xiàn)超出流量，哪些端口的數(shù)據(jù)進(jìn)入而沒有相應(yīng)的端口發(fā)出，現(xiàn)有沒有很好的辦法評價(jià)PTN設(shè)備的整體或某一方向的轉(zhuǎn)發(fā)品質(zhì)(如時(shí)延和丟包情況)，也無法基于這些數(shù)據(jù)為網(wǎng)絡(luò)調(diào)整提前采取相應(yīng)措施。目前最多是數(shù)據(jù)丟包、堵塞后，通過告警、記錄和查詢，尋找問題的過程，但在一些特殊場合如果數(shù)據(jù)包丟失后才能得知在進(jìn)行處理就已經(jīng)晚了。
[0003]比如，在工業(yè)控制系統(tǒng)中，對時(shí)間精度要求很高，對于數(shù)據(jù)包通過每個(gè)PTN設(shè)備的處理延遲有嚴(yán)格的要求情況下，需要隨時(shí)對該延遲進(jìn)行統(tǒng)計(jì)和監(jiān)測，并和預(yù)設(shè)值進(jìn)行對比，以保證整個(gè)系統(tǒng)的實(shí)時(shí)性。現(xiàn)有的常用處理是事后的統(tǒng)計(jì)，我們很難查找某一條數(shù)據(jù)流在PTN設(shè)備的延時(shí)情況。

【發(fā)明內(nèi)容】

[0004]本發(fā)明要解決的技術(shù)問題是，提供一種基于FPGA的PTN設(shè)備網(wǎng)絡(luò)延時(shí)監(jiān)測裝置及其方法，可以克服現(xiàn)有技術(shù)的不足。
[0005]本發(fā)明的技術(shù)方案是:基于FPGA的PTN設(shè)備網(wǎng)絡(luò)延時(shí)的監(jiān)測方法，該方法是在交換核心MAC和PHY中間加入一個(gè)由FPGA組成的數(shù)據(jù)監(jiān)控模塊，通過FPGA組成的數(shù)據(jù)監(jiān)控模塊實(shí)時(shí)監(jiān)控每個(gè)數(shù)據(jù)包在本PTN設(shè)備的延時(shí)和丟包情況，給PTN設(shè)備采取控制措施提供針對性的基礎(chǔ)數(shù)據(jù)。
[0006]上述的基于FPGA的PTN設(shè)備網(wǎng)絡(luò)延時(shí)的監(jiān)測方法是，由FPGA組成的數(shù)據(jù)監(jiān)控模塊包括以下單元:
數(shù)據(jù)包緩沖單元:將PTN設(shè)備入口數(shù)據(jù)和PTN設(shè)備發(fā)出數(shù)據(jù)先緩存，同時(shí)在時(shí)鐘單元的控制下，對數(shù)據(jù)PTN設(shè)備入口和發(fā)出數(shù)據(jù)計(jì)時(shí)；
數(shù)據(jù)包打包單元:將數(shù)據(jù)包緩沖單元內(nèi)的PTN設(shè)備入口數(shù)據(jù)，加入magic數(shù)和重新CRC計(jì)算；
數(shù)據(jù)包解包單元:將數(shù)據(jù)包緩沖單元內(nèi)的PTN設(shè)備發(fā)出數(shù)據(jù)，去除magic數(shù)和重新CRC計(jì)算；
時(shí)鐘與時(shí)鐘倍頻單元:時(shí)鐘保持；
監(jiān)控?cái)?shù)據(jù)緩存與處理單元:對PTN設(shè)備入口數(shù)據(jù)和PTN設(shè)備發(fā)出數(shù)據(jù)的時(shí)鐘數(shù)據(jù)的處理；
電源:為系統(tǒng)提供電源支持。
[0007]一種基于FPGA的PTN設(shè)備網(wǎng)絡(luò)延時(shí)監(jiān)測裝置，它包括在PTN設(shè)備中PHY層和MAC層之間連接一個(gè)基于FPGA的數(shù)據(jù)包監(jiān)控單元，其特征在于:數(shù)據(jù)包監(jiān)控單元由數(shù)據(jù)包緩沖單元、數(shù)據(jù)包打包單元、數(shù)據(jù)包解包單元、時(shí)鐘與時(shí)鐘倍頻單元、監(jiān)控?cái)?shù)據(jù)緩存與處理單元和電源組成；數(shù)據(jù)包緩沖單元與數(shù)據(jù)包打包單元連接一組，數(shù)據(jù)包緩沖單元與數(shù)據(jù)包解包單元連接一組，兩個(gè)數(shù)據(jù)包緩沖單元分別連接PTN設(shè)備PHY層數(shù)據(jù)入口和MAC層數(shù)據(jù)出口并與時(shí)鐘與倍頻單元連接；數(shù)據(jù)包打包單元連接PTN設(shè)備的MAC層數(shù)據(jù)入口 ；數(shù)據(jù)包解包單元連接PTN設(shè)備的PHY層數(shù)據(jù)出口 ；時(shí)鐘與倍頻單元與監(jiān)控?cái)?shù)據(jù)緩存與處理單元連接，監(jiān)控?cái)?shù)據(jù)緩存與處理單元與PTN設(shè)備的交換核心所連接。電源為數(shù)據(jù)包監(jiān)控單元供電。
[0008]與現(xiàn)有技術(shù)比較，本發(fā)明通過在PTN設(shè)備中PHY層和MAC層之間連接一個(gè)基于FPGA的數(shù)據(jù)包監(jiān)控單元，使得在不改變原有交換器件和體系的情況下進(jìn)行監(jiān)測，這樣降低了成本，還實(shí)現(xiàn)了實(shí)時(shí)監(jiān)測的功能；通過數(shù)據(jù)包緩沖單元連接PTN設(shè)備PHY層數(shù)據(jù)入口和數(shù)據(jù)出口并與時(shí)鐘與倍頻單元連接，使得監(jiān)控?cái)?shù)據(jù)緩存與處理單元能夠?qū)TN設(shè)備入口和出口的數(shù)據(jù)進(jìn)行處理，并且以本地時(shí)鐘為基準(zhǔn)，不依賴全網(wǎng)時(shí)間同步，降低PTN設(shè)備技術(shù)難度，對倍頻處理可以提高時(shí)間精確性。通過兩組組合單元的連接使入包和出包時(shí)間的差值，這樣可以計(jì)算出數(shù)據(jù)包延時(shí)時(shí)間。
[0009]本發(fā)明對PTN設(shè)備內(nèi)部處理報(bào)文的時(shí)延進(jìn)行監(jiān)測，在數(shù)據(jù)包丟棄之前，處理延遲過大就可以作為一個(gè)預(yù)警指標(biāo)，無需在有包丟棄后才有告警，及時(shí)反饋給交換核心，具有結(jié)構(gòu)科學(xué)合理，運(yùn)行安全可靠，成本低廉的特點(diǎn)，是新一代的PTN網(wǎng)絡(luò)延時(shí)監(jiān)測裝置。
【附圖說明】
[0010]圖1是本發(fā)明的連接結(jié)構(gòu)示意圖；
圖2是本發(fā)明的數(shù)據(jù)包打包解析圖；
圖3是本發(fā)明的數(shù)據(jù)包解包解析圖。
【具體實(shí)施方式】
[0011]實(shí)施例1.如圖1所示，一種基于FPGA的PTN設(shè)備網(wǎng)絡(luò)延時(shí)監(jiān)測裝置及其方法，它包括在PTN設(shè)備I中PHY層2和MAC層3之間連接一個(gè)基于FPGA的數(shù)據(jù)包監(jiān)控單元4，數(shù)據(jù)包監(jiān)控單元4由數(shù)據(jù)包緩沖單元5、數(shù)據(jù)包打包單元6、數(shù)據(jù)包解包單元7、時(shí)鐘與時(shí)鐘倍頻單元8、監(jiān)控?cái)?shù)據(jù)緩存與處理單元9和電源10組成；數(shù)據(jù)包緩沖單元5與數(shù)據(jù)包打包單元6連接一組，數(shù)據(jù)包緩沖單元5與數(shù)據(jù)包解包單元7連接一組，兩個(gè)數(shù)據(jù)包緩沖單元5分別連接PTN設(shè)備PHY層2數(shù)據(jù)入口和MAC層3數(shù)據(jù)出口并與時(shí)鐘與倍頻單元8連接；數(shù)據(jù)包打包單元6連接PTN設(shè)備I的MAC層3數(shù)據(jù)入口 ；數(shù)據(jù)包解包單元7連接PTN設(shè)備I的PHY層2數(shù)據(jù)出口 ；時(shí)鐘與倍頻單元8與監(jiān)控?cái)?shù)據(jù)緩存與處理單元9連接，監(jiān)控?cái)?shù)據(jù)緩存與處理單元9與PTN設(shè)備I的交換核心11所連接。電源10為數(shù)據(jù)包監(jiān)控單元4供電。
[0012]當(dāng)PTN設(shè)備I運(yùn)行時(shí)，從PHY層2入口的數(shù)據(jù)包進(jìn)入數(shù)據(jù)包緩沖單元5時(shí)，緩存數(shù)據(jù)包的同時(shí)在時(shí)鐘與倍頻單元8的控制下對數(shù)據(jù)進(jìn)行計(jì)時(shí)，標(biāo)記時(shí)間Tl，通過數(shù)據(jù)包打包單元6在數(shù)據(jù)包中插入數(shù)據(jù)TAG，數(shù)據(jù)tag包含數(shù)據(jù)tag標(biāo)記(如0X7788)、MAGIC數(shù)(如標(biāo)記數(shù)據(jù)包的序號(hào))、記錄數(shù)據(jù)入口時(shí)間Tl，重新計(jì)算CRC校驗(yàn)加在載荷尾部，形成新的數(shù)據(jù)包。得到的目標(biāo)mac、源mac、MAGIC數(shù)、接受時(shí)間Tl、端口號(hào)、方向?qū)⒋藬?shù)據(jù)通過接口發(fā)給監(jiān)控?cái)?shù)據(jù)緩存與處理單元9。
[0013]當(dāng)PTN設(shè)備I運(yùn)行時(shí)，從MAC層3出口的數(shù)據(jù)包進(jìn)入數(shù)據(jù)包緩沖單元5時(shí)，緩存數(shù)據(jù)包的同時(shí)在時(shí)鐘與倍頻單元8的控制下對數(shù)據(jù)進(jìn)行計(jì)時(shí)，標(biāo)記時(shí)間T2，通過數(shù)據(jù)包解包單元7，取出類型/長度數(shù)據(jù)后面的若干單元數(shù)據(jù)，分析是否是數(shù)據(jù)tag標(biāo)記(如0X7788)。如果不是，數(shù)據(jù)包直接發(fā)出；如果是，取出接受時(shí)間Tl，發(fā)送時(shí)間T2、端口、方向?qū)⒋藬?shù)據(jù)通過接口發(fā)給監(jiān)控?cái)?shù)據(jù)緩存與處理單元9。
[0014]監(jiān)控?cái)?shù)據(jù)緩存與處理單元9把告警數(shù)據(jù)及時(shí)反饋給PTN交換核心11。
[0015]所述的數(shù)據(jù)包緩沖單元、數(shù)據(jù)包打包單元、數(shù)據(jù)包解包單元的數(shù)量是基于FPGA特性的邏輯單元，不限于上述實(shí)施例的數(shù)量，可以根據(jù)具體PTN設(shè)備的需求而改變，特別是大型PIN設(shè)備的需求。
【主權(quán)項(xiàng)】
1.一種基于FPGA的PTN設(shè)備網(wǎng)絡(luò)延時(shí)的監(jiān)測方法，其特征在于:該方法是在交換核心MAC和PHY中間加入一個(gè)由FPGA組成的數(shù)據(jù)監(jiān)控模塊，通過FPGA組成的數(shù)據(jù)監(jiān)控模塊實(shí)時(shí)監(jiān)控每個(gè)數(shù)據(jù)包在本PTN設(shè)備的延時(shí)和丟包情況，給PTN設(shè)備采取控制措施提供針對性的基礎(chǔ)數(shù)據(jù)。
2.根據(jù)權(quán)利要求1所述的基于FPGA的PTN設(shè)備網(wǎng)絡(luò)延時(shí)的監(jiān)測方法，其特征在于:由FPGA組成的數(shù)據(jù)監(jiān)控模塊包括以下單元: 數(shù)據(jù)包緩沖單元:將PTN設(shè)備入口數(shù)據(jù)和PTN設(shè)備發(fā)出數(shù)據(jù)先緩存，同時(shí)在時(shí)鐘單元的控制下，對數(shù)據(jù)PTN設(shè)備入口和發(fā)出數(shù)據(jù)計(jì)時(shí)； 數(shù)據(jù)包打包單元:將數(shù)據(jù)包緩沖單元內(nèi)的PTN設(shè)備入口數(shù)據(jù)，加入magic數(shù)和重新CRC計(jì)算； 數(shù)據(jù)包解包單元:將數(shù)據(jù)包緩沖單元內(nèi)的PTN設(shè)備發(fā)出數(shù)據(jù)，去除magic數(shù)和重新CRC計(jì)算； 時(shí)鐘與時(shí)鐘倍頻單元:時(shí)鐘保持； 監(jiān)控?cái)?shù)據(jù)緩存與處理單元:對PTN設(shè)備入口數(shù)據(jù)和PTN設(shè)備發(fā)出數(shù)據(jù)的時(shí)鐘數(shù)據(jù)的處理； 電源:為系統(tǒng)提供電源支持。
3.一種基于FPGA的PTN設(shè)備網(wǎng)絡(luò)延時(shí)監(jiān)測裝置，它包括在PTN設(shè)備(I)中PHY層(2)和MAC層(3)之間連接一個(gè)基于FPGA的數(shù)據(jù)包監(jiān)控單元(4)，其特征在于:數(shù)據(jù)包監(jiān)控單元(4)由數(shù)據(jù)包緩沖單元(5)、數(shù)據(jù)包打包單元(6)、數(shù)據(jù)包解包單元(7)、時(shí)鐘與時(shí)鐘倍頻單元(8)、監(jiān)控?cái)?shù)據(jù)緩存與處理單元(9)和電源(10)組成；數(shù)據(jù)包緩沖單元(5)與數(shù)據(jù)包打包單元(6)連接一組，數(shù)據(jù)包緩沖單元(5)與數(shù)據(jù)包解包單元(7)連接一組，兩個(gè)數(shù)據(jù)包緩沖單元(5 )分別連接PTN設(shè)備PHY層(2 )數(shù)據(jù)入口和MAC層(3 )數(shù)據(jù)出口并與時(shí)鐘與倍頻單元(8)連接；數(shù)據(jù)包打包單元(6)連接PTN設(shè)備(I)的MAC層(3)數(shù)據(jù)入口 ；數(shù)據(jù)包解包單元(7)連接PTN設(shè)備(I)的PHY層(2)數(shù)據(jù)出口；時(shí)鐘與倍頻單元(8)與監(jiān)控?cái)?shù)據(jù)緩存與處理單元(9 )連接，監(jiān)控?cái)?shù)據(jù)緩存與處理單元(9 )與PTN設(shè)備(I)的交換核心(11)所連接。
4.根據(jù)權(quán)利要求3所述的基于FPGA的PTN設(shè)備網(wǎng)絡(luò)延時(shí)檢測裝置，其特征在于:電源(10)為數(shù)據(jù)包監(jiān)控單元(4)供電。
【專利摘要】一種基于FPGA的PTN設(shè)備網(wǎng)絡(luò)延時(shí)監(jiān)測裝置及其方法，它包括在PTN設(shè)備中PHY層和MAC層之間連接一個(gè)基于FPGA的數(shù)據(jù)包監(jiān)控單元，數(shù)據(jù)包監(jiān)控單元由數(shù)據(jù)包緩沖單元、數(shù)據(jù)包打包單元、數(shù)據(jù)包解包單元、時(shí)鐘與時(shí)鐘倍頻單元、監(jiān)控?cái)?shù)據(jù)緩存與處理單元和電源組成；本發(fā)明通過在PTN設(shè)備中PHY層和MAC層之間連接一個(gè)基于FPGA的數(shù)據(jù)包監(jiān)控單元，使得在不改變原有交換器件和體系的情況下進(jìn)行監(jiān)測，這樣降低了成本，還實(shí)現(xiàn)了實(shí)時(shí)監(jiān)測的功能；通過數(shù)據(jù)包緩沖單元連接PTN設(shè)備PHY層數(shù)據(jù)入口和數(shù)據(jù)出口并與時(shí)鐘與倍頻單元連接，使得監(jiān)控?cái)?shù)據(jù)緩存與處理單元能夠?qū)TN設(shè)備入口和出口的數(shù)據(jù)進(jìn)行處理，并且以本地時(shí)鐘為基準(zhǔn)，不依賴全網(wǎng)時(shí)間同步，降低PTN設(shè)備技術(shù)難度，對倍頻處理可以提高時(shí)間精確性。
【IPC分類】H04L12-26, H04B17-364
【公開號(hào)】CN104702354
【申請?zhí)枴緾N201510113465
【發(fā)明人】孫波, 王琨, 曹宣艷
【申請人】畢節(jié)供電局
【公開日】2015年6月10日
【申請日】2015年3月16日