一種智能變電站過程層裝置的時間同步方法
【技術(shù)領(lǐng)域】
[0001] 本發(fā)明屬于電力系統(tǒng)保護自動化領(lǐng)域，具體涉及一種智能變電站過程層裝置的時 間同步方法。
【背景技術(shù)】
[0002] 隨著電力系統(tǒng)規(guī)模的不斷擴大，大容量、超高壓、遠距離輸電日益增多，系統(tǒng)結(jié)構(gòu) 也日趨復(fù)雜，從而電力系統(tǒng)的時鐘同步就顯得越來越重要。因此，時鐘同步技術(shù)在電力中得 到廣泛應(yīng)用。目前，時鐘同步已應(yīng)用于電力調(diào)度系統(tǒng)、繼電保護裝置、EMS能量管理系統(tǒng)、故 障錄波器、分布式RTU(遠動終端）、變電站綜合自動化系統(tǒng)及遙測、遙信的數(shù)據(jù)處理以及高 壓輸電線路故障測距等。
[0003] 過程層裝置是智能變電站最重要組成部分，因此對過程層裝置時鐘同步的穩(wěn)定性 和可靠性提出了更高的要求，不但要求在外部同步狀態(tài)時具有較高的穩(wěn)定性和精度，而且 在外部同步信號丟失時，要求裝置在相當(dāng)長的一段時間內(nèi)保持較高的同步精度。
[0004] 目前的過程層裝置時鐘同步方法，如專利文件《智能多時鐘源時間同步裝置》 (申請?zhí)?201320116018. 9)，其雖然能在外部同步狀態(tài)時具有較高的準(zhǔn)確性，但是在外 部信號丟失時，由于裝置自身晶體時鐘產(chǎn)生的守時脈沖的穩(wěn)定性和準(zhǔn)確性不高，不能滿 足對守時精度要求較高的場合，而對于專利文件《自適應(yīng)晶振頻率守時方法》（【申請?zhí)枴?201010589598. 4)，其雖然達到了較高的同步精度，但是其需要復(fù)雜的計算過程才能得到守 時脈沖，速度慢。

【發(fā)明內(nèi)容】

[0005] 本發(fā)明提供一種智能變電站過程層裝置的時間同步方法，旨在解決目前的同步方 法在外部同步信號丟失時裝置時間同步不能兼顧準(zhǔn)確性和時效性的問題。
[0006] 為解決上述技術(shù)問題，本發(fā)明的智能變電站過程層裝置的時間同步方法為：實時 檢測是否有外部同步信號，若果有，則進入同步對時狀態(tài)，F(xiàn)PGA輸出同步脈沖；在同步對時 狀態(tài)下，F(xiàn)PGA中計數(shù)器記錄所述同步脈沖的、連續(xù)的一系列時間間隔，并將這些時間間隔 依次循環(huán)存儲在FPGA內(nèi)部緩存器中；如果沒有外部同步信號，判斷存儲的時間間隔的個數(shù) 是否達到設(shè)定值，如果達到設(shè)定值，則進入守時狀態(tài)，將所述時間間隔依次輸出形成守時脈 沖，如果未達到，則進入自產(chǎn)脈沖狀態(tài)，由恒溫晶振產(chǎn)生秒脈沖。
[0007] 所述設(shè)定值為256。
[0008] 所述FPGA內(nèi)部緩存器為深度為256的雙口 RAM。
[0009] 所述守時模塊從首地址往后或從末地址往前依次讀取緩存器中的時間間隔。
[0010] 所述外部同步信號為秒脈沖、B碼或1588同步信號。
[0011] FPGA上冗余設(shè)置有兩個外部同步光口，用于輸入外部同步信號。
[0012] 本發(fā)明的過程層裝置時間同步方法在檢測到外部同步信號時，能夠接收外部同步 信號給裝置同步對時，同時協(xié)處理器FPGA采用跟隨算法，記錄同步脈沖時間間隔，在失去 外部同步信號后，將所述時間間隔依次輸出形成守時脈沖，進行守時，在保證過程層裝置時 間同步的穩(wěn)定性和準(zhǔn)確性的同時，提高了同步過程的時效性。
[0013] 本發(fā)明的過程層裝置時間同步方法通過在內(nèi)部構(gòu)建一個雙口 RAM，實現(xiàn)守時脈沖 對外部同步信號的跟隨，當(dāng)失去同步脈沖時，守時脈沖每256S -個周期，還原同步脈沖的 節(jié)奏，能夠很好的消除傳統(tǒng)守時方法存在的正態(tài)分布誤差和計算誤差。
[0014] 本發(fā)明的過程層裝置時間同步方法中的外部同步信號可以為外部秒脈沖、外接B 碼或1588同步信號，其中外部秒脈沖、外接B碼時鐘信號互為冗余，保證了系統(tǒng)的可靠性。
【附圖說明】
[0015] 圖1是本實施例的硬件實現(xiàn)原理圖；
[0016] 圖2是本實施例的同步狀態(tài)切換圖；
[0017] 圖3是本實施例的FPGA守時程序原理框圖。
【具體實施方式】
[0018] 下面結(jié)合附圖，對本發(fā)明的技術(shù)方案進行詳細說明：
[0019] 本實施例同步方法的整個硬件原理如圖1所示，由CPU和協(xié)處理器FPGA組成， FPGA主要用來接收外部同步信號，并將其解析為PPS(秒脈沖）和時間信息。同時，F(xiàn)PGA 將恒溫晶振的高精度時鐘進行分頻，來實現(xiàn)守時等功能。FPGA通過內(nèi)部狀態(tài)機跳轉(zhuǎn)，實現(xiàn) PPS、B碼、1588對時方式的切換，以及由對時、守時及自產(chǎn)脈沖狀態(tài)的邏輯切換功能。CPU接 收FPGA解析的時間信息和秒脈沖的時間戳，并通過CPU的內(nèi)部MAC與PHY芯片DP83640實 現(xiàn)1588協(xié)議。裝置使用恒溫晶振作為外部晶振，恒溫晶振的典型阿倫方差值一般都在10 9 數(shù)量級，有很高的頻率穩(wěn)定度，并且工作頻率在內(nèi)部溫度上升到一定范圍內(nèi)，幾乎是穩(wěn)定不 變的，保證了整個系統(tǒng)的守時和對時精度。
[0020] 如圖3所示，在FPGA內(nèi)部構(gòu)建一個深度為256的雙口 RAM，用于存儲外部同步秒脈 沖時間間隔，雙口 RAM具有獨立的讀寫兩個地址和數(shù)據(jù)總線，能夠在寫數(shù)據(jù)的同時，讀取數(shù) 據(jù)。
[0021] 本實施例裝置時間同步方法的步驟包括：實時檢測是否有外部同步信號，上電后 如果沒有檢測到外部同步信號，則自動進入自產(chǎn)脈沖狀態(tài)，此時通過FPGA分頻產(chǎn)生秒脈 沖。
[0022] 若果檢測到外部同步信號，則進入同步對時狀態(tài)；在同步對時狀態(tài)下，F(xiàn)PGA中計 數(shù)器記錄同步秒脈沖的時間間隔，并將時間間隔依次循環(huán)存儲在FPGA內(nèi)部緩存器中；在外 部同步狀態(tài)下，F(xiàn)PGA中計數(shù)器記錄外部同步脈沖的時間間隔t n(n = 1，2, 3,…），并在每個 脈沖的上升沿將計數(shù)器清零，tn依次保存在RAM中1-256的地址空間，RAM存滿后再 從首地址重新開始存儲。
[0023] 本實施例中，由于恒溫晶振的局限性，在上電的一段時間內(nèi)，恒溫晶振的輸出是不 穩(wěn)定的，因此FPGA程序必須等待5分鐘的時間，才進入守時跟隨狀態(tài)，而守時跟隨狀態(tài)必須 超過256s，如果在這段時間內(nèi)丟失了外部同步信號，則自動進入自產(chǎn)脈沖狀態(tài)。如果守時跟 隨超過256S后外部同步信號丟失，就切換到守時狀態(tài)，即守時模塊開始工作，本實施例中 守時模塊通過依次讀取tft 256的值分別構(gòu)建新的守時脈沖，對外輸出守時脈沖進行守時， 并且每256秒循環(huán)一次。在守時狀態(tài)或自產(chǎn)脈沖狀態(tài)，如果有外部同步信號則自動切換到 同步狀態(tài)。
[0024] 作為其他實施方式，對于秒脈沖時間間隔的存儲個數(shù)可以取其他正整數(shù)，但是本 實施例優(yōu)選256個，原因如下：
[0025] 智能變電站過程層的裝置在外部同步的過程中，外部同步信號解析出的同步秒脈 沖就單個秒脈沖來說都存在一定的誤差e，e屬于隨機誤差且服從正態(tài)分布，取樣本數(shù)為 n，則有：e ~n(0, 〇2)
[0026] 由于隨機誤差的存在，每個秒脈沖與實際時間存在誤差，設(shè)n個秒時鐘實際時間 長度序列為L，tp t2, t3,......，tn，每個秒時鐘對應(yīng)的隨機誤差為e p e 2, e 3,......，en，標(biāo) 準(zhǔn)秒時鐘為t。，則有：e ;= t i-tgi = 1，2,......，n
[0027] 由以上得隨機誤差平均值為：
[0028] 由于當(dāng)
[0029] 在樣本時間足夠長時，其累計誤差趨于0,可以利用該特性實現(xiàn)高精度的守時功 能。這里n的值越大越好，但是n越大，實現(xiàn)起來占用的FPGA的資源就越多，我們這里選取 n等于256,經(jīng)過驗證已經(jīng)能夠很好的滿足守時的精度。
[0030] 守時精度的另一個誤差是計數(shù)誤差，設(shè)同步脈沖一個周期的計數(shù)值為N，外部恒溫 晶振的時鐘周期為T aK，守時脈沖的周期為t，則：t = TaK*(N±l)
[0031] 從公式可以看出，單個脈沖的計數(shù)值存在一個TaK的計算誤差。而當(dāng)我們采用發(fā) 明中的守時方法時，n個秒脈沖的計數(shù)值為
[0032] 當(dāng)n = 256時，平均單個脈沖的計算誤差變?yōu)門aK/256,即原來誤差的1/256,由此 很好的提高了守時精度。
[0033] 所以，我們循環(huán)記錄256個秒脈沖時間間隔，就能夠達到很高的守時精度。
【主權(quán)項】
1. 一種智能變電站過程層裝置的時間同步方法，其特征在于，實時檢測是否有外部同 步信號，若果有，則進入同步對時狀態(tài)，F(xiàn)PGA輸出同步脈沖；在同步對時狀態(tài)下，F(xiàn)PGA中 計數(shù)器記錄所述同步脈沖的、連續(xù)的一系列時間間隔，并將這些時間間隔依次循環(huán)存儲在 FPGA內(nèi)部緩存器中；如果沒有外部同步信號，判斷存儲的時間間隔的個數(shù)是否達到設(shè)定 值，如果達到設(shè)定值，則進入守時狀態(tài)，將所述時間間隔依次輸出形成守時脈沖，如果未達 到，則進入自產(chǎn)脈沖狀態(tài)，由恒溫晶振自身產(chǎn)生秒脈沖。2. 根據(jù)權(quán)利要求1所述智能變電站過程層裝置的時間同步方法，其特征在于，所述設(shè) 定值為256。3. 根據(jù)權(quán)利要求2所述智能變電站過程層裝置的時間同步方法，其特征在于，所述 FPGA內(nèi)部緩存器為深度為256的雙口 RAM。4. 根據(jù)權(quán)利要求2所述智能變電站過程層裝置的時間同步方法，其特征在于，所述守 時模塊從首地址往后或從末地址往前依次讀取緩存器中的時間間隔。5. 根據(jù)權(quán)利要求1所述智能變電站過程層裝置的時間同步方法，其特征在于，所述外 部同步信號為秒脈沖、B碼或1588同步信號。6. 根據(jù)權(quán)利要求5所述智能變電站過程層裝置的時間同步方法，其特征在于，F(xiàn)PGA上 冗余設(shè)置有兩個外部同步光口，用于輸入外部同步信號。
【專利摘要】本發(fā)明涉及一種智能變電站過程層裝置的時間同步方法，實時檢測是否有外部同步信號，若果有，則進入同步對時狀態(tài)，F(xiàn)PGA輸出同步脈沖；在同步對時狀態(tài)下，F(xiàn)PGA中計數(shù)器記錄所述同步脈沖的、連續(xù)的一系列時間間隔，并將這些時間間隔依次循環(huán)存儲在FPGA內(nèi)部緩存器中；如果沒有外部同步信號，判斷存儲的時間間隔的個數(shù)是否達到設(shè)定值，如果達到設(shè)定值，則進入守時狀態(tài)，將所述時間間隔依次輸出形成守時脈沖，如果未達到，則進入自產(chǎn)脈沖狀態(tài)，由恒溫晶振自身產(chǎn)生秒脈沖。本發(fā)明的智能變電站過程層裝置的時間同步方法能夠兼顧裝置時間同步的準(zhǔn)確性和失效性。
【IPC分類】G04R20/00, G04G7/00, H04J3/06
【公開號】CN105071887
【申請?zhí)枴緾N201510386645
【發(fā)明人】牟濤, 周水斌, 馬儀成, 劉曉霞, 趙應(yīng)兵, 周麗娟
【申請人】許繼集團有限公司, 許繼電氣股份有限公司, 許昌許繼軟件技術(shù)有限公司, 國家電網(wǎng)公司
【公開日】2015年11月18日
【申請日】2015年6月30日