多徑衰落信道測試裝置的制造方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及信道衰落模擬測試領(lǐng)域，特別涉及一種多徑衰落信道測試裝置。
【背景技術(shù)】
[0002]隨著通信技術(shù)的發(fā)展，追求傳輸高可靠性、高質(zhì)量、高速率的移動(dòng)無線多媒體傳輸技術(shù)已是必然趨勢。然而在無線信號(hào)傳播的過程中，其容易受周圍建筑物、環(huán)境、天氣、移動(dòng)速度等因素的影響，產(chǎn)生衰落。
[0003]因此，對(duì)進(jìn)行預(yù)估實(shí)際環(huán)境，以判斷衰落的類型是非常關(guān)鍵，也是非常必要的，則測試多徑衰落的相應(yīng)衰落型譜和參數(shù)性能等具有十分重要的意義。

【發(fā)明內(nèi)容】

[0004]本發(fā)明的目的是克服或減緩至少上述缺點(diǎn)中的部分，特此提供一種多徑衰落信道測試裝置，其包括，
[0005]4個(gè)采集通道，任意所述的采集通道連接有ADC采集單元；
[0006]多路數(shù)字信號(hào)處理單元，耦接所有ADC采集單元；
[0007]數(shù)據(jù)傳輸單元，通訊所述多路數(shù)字信號(hào)處理單元與上位機(jī)；
[0008]上位機(jī)，由所述多路數(shù)字信號(hào)處理單元傳輸?shù)谋粶y信道，取得衰落譜型、或被測信道的信道系數(shù)或被測信道的損耗功率。
[0009 ]優(yōu)選地，所述ADC采集單元具有400MSa/s的采集速率。
[0010]優(yōu)選地，所述多路數(shù)字信號(hào)處理單元包括，
[0011]FPGA數(shù)字信號(hào)處理單元，實(shí)時(shí)地處理所述ADC采集單元采集的實(shí)時(shí)信號(hào)；
[0012]DSP數(shù)字信號(hào)處理單元，處理所述ADC采集單元采集的基帶信號(hào)。
[0013]優(yōu)選地，所述
[0014]數(shù)據(jù)傳輸單元包括CPCI總線和高速pciE總線傳遞單元，所述DPS數(shù)字信號(hào)處理單元通過CPCI總線與上位機(jī)通訊，所述FPGA數(shù)字信號(hào)處理單元通過高速pciE總線傳遞單元與上位機(jī)通訊。
[0015]優(yōu)選地，所述高速pciE總線傳遞單元包括至少一個(gè)波形存儲(chǔ)單元和PICE總線，所述FPGA數(shù)字信號(hào)處理單元與所有波形存儲(chǔ)單元耦接，所述的波形存儲(chǔ)單元與PICE總線耦接，所述PICE總線與上位機(jī)耦接。
[0016]優(yōu)選地，一個(gè)所述的ADC采集單元采集被測信道且實(shí)時(shí)傳輸至FPGA數(shù)字信號(hào)處理單元，所述FPGA數(shù)字信號(hào)處理單元，通過數(shù)據(jù)傳輸單元通訊所述被測信道至上位機(jī)，所述上位機(jī)通過MATLAB仿真取得被測信道的譜型，所述上位機(jī)比較所述被測信道對(duì)應(yīng)的譜型與測試譜型，確定被測信道的衰落模型。
[0017]優(yōu)選地，至少兩個(gè)所述的ADC采集單元采集被測信道且實(shí)時(shí)傳輸至FPGA數(shù)字信號(hào)處理單元，所述FPGA數(shù)字信號(hào)處理單元傳輸與DSP數(shù)字信號(hào)處理單元耦接，所述DSP數(shù)字信號(hào)處理單元對(duì)FPGA數(shù)字信號(hào)處理單元接收的被測信道進(jìn)行數(shù)據(jù)計(jì)算且通過數(shù)據(jù)傳輸單元傳輸數(shù)據(jù)計(jì)算的結(jié)果至上位機(jī)，所述上位機(jī)顯示所述數(shù)據(jù)計(jì)算的結(jié)果且計(jì)算信道矩陣。
[0018]優(yōu)選地，兩個(gè)所述的ADC采集單元采集分別采集無損耗數(shù)據(jù)和實(shí)際信道數(shù)據(jù)，所述多路數(shù)字信號(hào)處理單元由所述無損耗數(shù)據(jù)和實(shí)際信道數(shù)據(jù)，計(jì)算損耗結(jié)果，所述上位機(jī)顯示損耗結(jié)果。
[0019]本發(fā)明采用4個(gè)ADC采集單元和FPGA數(shù)字信號(hào)處理單元實(shí)時(shí)地對(duì)被測信道進(jìn)行計(jì)算，或直接通過DSP數(shù)字信號(hào)處理單元對(duì)基帶信號(hào)進(jìn)行處理，適用于多路信號(hào)的測試。滿足多種信道衰落類型及多普勒頻譜要求，具有操作簡單，成本低等優(yōu)點(diǎn)。
【附圖說明】
[0020]現(xiàn)在將參照所附附圖更加詳細(xì)地描述本發(fā)明的這些和其它方面，其所示為本發(fā)明的當(dāng)前優(yōu)選實(shí)施例。其中:
圖1為本實(shí)施例的結(jié)構(gòu)框圖；
圖2為本實(shí)施例的工作原理圖。
【具體實(shí)施方式】
[0021]下面結(jié)合附圖和具體實(shí)例，進(jìn)一步闡明本發(fā)明，應(yīng)理解這些實(shí)施例僅用于說明本發(fā)明而不用于限制本發(fā)明的范圍，在閱讀了本發(fā)明之后，本領(lǐng)域技術(shù)人員對(duì)本發(fā)明的各種等價(jià)形式的修改均落于本申請(qǐng)所附權(quán)利要求所限定的范圍。
[0022]如圖1所示，一種多徑衰落信道測試裝置，其包括4個(gè)采集通道，4個(gè)采集通道分別連接有ADC采集單元，所有ADC采集單元與FPGA數(shù)字信號(hào)處理單元連接，F(xiàn)PGA數(shù)字信號(hào)處理單元與DPS信號(hào)處理單元連接，F(xiàn)PGA通過兩個(gè)作為波形存儲(chǔ)單元的2GB的DDR3與PICE連接，PI CE與上位機(jī)連接，DSP數(shù)字信號(hào)處理單元通過CPCI總線與上位機(jī)通訊。
[0023]優(yōu)選地，ADC采集單元具有400MSa/s的采集速率。多路數(shù)字信號(hào)處理單元包括數(shù)據(jù)傳輸單元包括CPCI總線和高速pciE總線傳遞單元，DPS數(shù)字信號(hào)處理單元通過CPCI總線與上位機(jī)通訊，F(xiàn)PGA數(shù)字信號(hào)處理單元通過高速pciE總線傳遞單元與上位機(jī)通訊。
[0024]那么，本實(shí)施例所提及的多徑衰落信道測試裝置具有對(duì)被測信道的衰落譜型、信道參數(shù)以及噪聲功率進(jìn)行測試的功能，其測試步驟如圖2:
[0025](I)選擇被測信道。
[0026](2)預(yù)設(shè)被測信道的譜型。
[0027](3)選擇被測信道對(duì)應(yīng)的通道數(shù)目，由各采集通道對(duì)被測信道各通道傳輸?shù)臄?shù)據(jù)進(jìn)行米集。
[0028](4)兩個(gè)的ADC采集單元分別采集被測信道的無損耗數(shù)據(jù)和實(shí)際信道數(shù)據(jù)，F(xiàn)PGA數(shù)字信號(hào)處理單元以及DSP數(shù)字信號(hào)處理單元由無損耗數(shù)據(jù)和實(shí)際信道數(shù)據(jù)，對(duì)被測信道的損耗功率進(jìn)行計(jì)算；如果存在損耗功率則通過上位機(jī)顯示損耗功率的相關(guān)結(jié)果;如果不存在損耗功率則對(duì)被測信道的通道間相關(guān)性進(jìn)行測試。
[0029](5)兩個(gè)ADC采集單元采集被測信道的兩個(gè)通道，F(xiàn)PGA數(shù)字信號(hào)處理單元以及DSP數(shù)字信號(hào)處理單元對(duì)ADC采集單元采集的被測數(shù)據(jù)進(jìn)行數(shù)據(jù)計(jì)算，取得被測信道的通道間相關(guān)性;如果存在相關(guān)性則通過上位機(jī)顯示被測信道的信道系數(shù);如果不存在相關(guān)性則對(duì)被測信道的衰落模型進(jìn)行測試。
[0030](6)—個(gè)ADC采集單元采集被測信道，且通過FPGA數(shù)字信號(hào)處理單元通訊至上位機(jī)，上位機(jī)通過MATLAB仿真取得被測信道的譜型。
[0031](7)上位機(jī)比對(duì)實(shí)際被測信道的譜型與預(yù)設(shè)的被測信道的譜型后，顯示被測信道實(shí)際的衰落譜型。
[0032]常見信道多普勒功率譜形狀有經(jīng)典6dB、經(jīng)典3dB、平坦、Jakes圓形、圓形、Jakes經(jīng)典、高斯，上述的常見信道均在本實(shí)施例的測試范圍內(nèi)。
【主權(quán)項(xiàng)】
1.一種多徑衰落信道測試裝置，其特征在于包括， 4個(gè)采集通道，任意所述的采集通道連接有ADC采集單元； 多路數(shù)字信號(hào)處理單元，耦接所有ADC采集單元； 數(shù)據(jù)傳輸單元，通訊所述多路數(shù)字信號(hào)處理單元與上位機(jī)； 上位機(jī)，由所述多路數(shù)字信號(hào)處理單元傳輸?shù)谋粶y信道，取得衰落譜型、或被測信道的信道系數(shù)或被測信道的損耗功率。2.根據(jù)權(quán)利要求1所述的多徑衰落信道測試裝置，其特征在于，所述ADC采集單元具有400MSa/s的采集速率。3.根據(jù)權(quán)利要求1所述的多徑衰落信道測試裝置，其特征在于，所述多路數(shù)字信號(hào)處理單元包括， FPGA數(shù)字信號(hào)處理單元，實(shí)時(shí)地處理所述ADC采集單元采集的實(shí)時(shí)信號(hào)； DSP數(shù)字信號(hào)處理單元，處理所述ADC采集單元采集的基帶信號(hào)。4.根據(jù)權(quán)利要求3所述的多徑衰落信道測試裝置，其特征在于，所述數(shù)據(jù)傳輸單元包括CPCI總線和高速pciE總線傳遞單元，所述DPS數(shù)字信號(hào)處理單元通過CPCI總線與上位機(jī)通訊，所述FPGA數(shù)字信號(hào)處理單元通過高速pciE總線傳遞單元與上位機(jī)通訊。5.根據(jù)權(quán)利要求4所述的多徑衰落信道測試裝置，其特征在于，所述高速pciE總線傳遞單元包括至少一個(gè)波形存儲(chǔ)單元和PICE總線，所述FPGA數(shù)字信號(hào)處理單元與所有波形存儲(chǔ)單元耦接，所述的波形存儲(chǔ)單元與PICE總線耦接，所述PICE總線與上位機(jī)耦接。6.根據(jù)權(quán)利要求3所述的多徑衰落信道測試裝置，其特征在于，一個(gè)所述的ADC采集單元采集被測信道且實(shí)時(shí)傳輸至FPGA數(shù)字信號(hào)處理單元，所述FPGA數(shù)字信號(hào)處理單元，通過數(shù)據(jù)傳輸單元通訊所述被測信道至上位機(jī)，所述上位機(jī)通過MATLAB仿真取得被測信道的譜型，所述上位機(jī)比較所述被測信道對(duì)應(yīng)的譜型與測試譜型，確定被測信道的衰落模型。7.根據(jù)權(quán)利要求3所述的多徑衰落信道測試裝置，其特征在于，至少兩個(gè)所述的ADC采集單元采集被測信道且實(shí)時(shí)傳輸至FPGA數(shù)字信號(hào)處理單元，所述FPGA數(shù)字信號(hào)處理單元傳輸與DSP數(shù)字信號(hào)處理單元耦接，所述DSP數(shù)字信號(hào)處理單元對(duì)FPGA數(shù)字信號(hào)處理單元接收的被測信道進(jìn)行數(shù)據(jù)計(jì)算且通過數(shù)據(jù)傳輸單元傳輸數(shù)據(jù)計(jì)算的結(jié)果至上位機(jī)，所述上位機(jī)顯示所述數(shù)據(jù)計(jì)算的結(jié)果且計(jì)算信道矩陣。8.根據(jù)權(quán)利要求1所述的多徑衰落信道測試裝置，其特征在于，兩個(gè)所述的ADC采集單元采集分別采集無損耗數(shù)據(jù)和實(shí)際信道數(shù)據(jù)，所述多路數(shù)字信號(hào)處理單元由所述無損耗數(shù)據(jù)和實(shí)際信道數(shù)據(jù)，計(jì)算損耗結(jié)果，所述上位機(jī)顯示損耗結(jié)果。
【專利摘要】本發(fā)明公開了一種多徑衰落信道測試裝置，其包括，4個(gè)采集通道，任意所述的采集通道連接有ADC采集單元；多路數(shù)字信號(hào)處理單元，耦接所有ADC采集單元；數(shù)據(jù)傳輸單元，通訊所述多路數(shù)字信號(hào)處理單元與上位機(jī)；上位機(jī)，由所述多路數(shù)字信號(hào)處理單元傳輸?shù)谋粶y信道，取得衰落譜型、或被測信道的信道系數(shù)或被測信道的損耗功率。本采用4個(gè)ADC采集單元和FPGA數(shù)字信號(hào)處理單元實(shí)時(shí)地對(duì)被測信道進(jìn)行計(jì)算，或直接通過DSP數(shù)字信號(hào)處理單元對(duì)基帶信號(hào)進(jìn)行處理，適用于多路信號(hào)的測試。滿足多種信道衰落類型及多普勒頻譜要求，具有操作簡單，成本低等優(yōu)點(diǎn)。
【IPC分類】H04B17/391
【公開號(hào)】CN105553586
【申請(qǐng)?zhí)枴緾N201510956319
【發(fā)明人】陳應(yīng)兵, 周生奎, 包思云
【申請(qǐng)人】中國電子科技集團(tuán)公司第四十一研究所
【公開日】2016年5月4日
【申請(qǐng)日】2015年12月21日