數(shù)據(jù)接收器和用于將數(shù)據(jù)接收器實(shí)現(xiàn)在集成電路中的方法
【專利摘要】本發(fā)明涉及一種實(shí)現(xiàn)在集成電路中的數(shù)據(jù)接收器。所述數(shù)據(jù)接收器包括：接收數(shù)據(jù)信號(hào)的輸入(305)；第一均衡電路(304)，其被耦接以接收所述數(shù)據(jù)信號(hào)，其中所述第一均衡電路被用于接收所述數(shù)據(jù)信號(hào)的數(shù)據(jù)；以及第二均衡電路(310)，其被耦接以接收數(shù)據(jù)信號(hào)，所述第二均衡電路被用于調(diào)整時(shí)鐘相位偏移。
【專利說(shuō)明】
數(shù)據(jù)接收器和用于將數(shù)據(jù)接收器實(shí)現(xiàn)在集成電路中的方法
技術(shù)領(lǐng)域
[0001] 本發(fā)明大體設(shè)及集成電路設(shè)備，并且具體設(shè)及數(shù)據(jù)接收器和用于將數(shù)據(jù)接收器實(shí) 現(xiàn)在集成電路設(shè)備中的方法。
【背景技術(shù)】
[0002] 集成電路設(shè)備是很多電子設(shè)備的重要部分，其中一個(gè)電子設(shè)備作為一個(gè)整體的運(yùn) 行取決于集成電路設(shè)備的運(yùn)行。數(shù)據(jù)傳輸是很多集成電路設(shè)備的重要元素，數(shù)據(jù)傳輸?shù)乃?度和可靠性影響著電子設(shè)備的運(yùn)行。數(shù)據(jù)能夠W串行數(shù)據(jù)或者并行數(shù)據(jù)的方式被傳輸。串 行-解串（串并轉(zhuǎn)換)收發(fā)器(也被稱為千兆位收發(fā)器)被廣泛用于在背板上W極高的速度傳 輸數(shù)字?jǐn)?shù)據(jù)。串并轉(zhuǎn)換收發(fā)器的接收器包括兩個(gè)關(guān)鍵功能模塊，包括:負(fù)責(zé)打開數(shù)據(jù)信號(hào)眼 圖的均衡模塊，W及負(fù)責(zé)從數(shù)據(jù)中恢復(fù)時(shí)鐘W使數(shù)據(jù)眼圖能夠被最優(yōu)選通的時(shí)鐘和數(shù)據(jù)恢 復(fù)(CDR)模塊。
[0003] 由于背板信道存在頻率相關(guān)的耗損，該耗損會(huì)產(chǎn)生符號(hào)間干擾(ISI)，進(jìn)而導(dǎo)致數(shù) 據(jù)眼圖閉合，因此均衡是必要的。在串并轉(zhuǎn)換收發(fā)器中，由于時(shí)鐘定時(shí)信息是內(nèi)嵌于數(shù)據(jù)本 身的，因此CDR是必要的。該方法省去了傳統(tǒng)并行總線的（數(shù)據(jù)和時(shí)鐘之間的）延遲匹配要 求。然而，使得串并轉(zhuǎn)換收發(fā)器能夠?qū)崿F(xiàn)的常規(guī)技術(shù)實(shí)現(xiàn)起來(lái)代價(jià)高昂并且存在諸多缺點(diǎn)。

【發(fā)明內(nèi)容】

[0004] 本發(fā)明描述了一種實(shí)現(xiàn)在集成電路中的數(shù)據(jù)接收器。所述數(shù)據(jù)接收器包括:接收 數(shù)據(jù)信號(hào)的輸入;第一均衡電路，其被禪接W接收所述數(shù)據(jù)信號(hào)，其中所述第一均衡電路被 用于接收所述數(shù)據(jù)信號(hào)的數(shù)據(jù)；W及第二均衡電路，其被禪接W接收所述數(shù)據(jù)信號(hào)，其中所 述第二均衡電路被用于調(diào)整時(shí)鐘相位偏移。
[0005] 另一種實(shí)現(xiàn)在集成電路中的數(shù)據(jù)接收器包括:接收數(shù)據(jù)信號(hào)的輸入;第一時(shí)鐘和 數(shù)據(jù)恢復(fù)電路，其被用于接收所述數(shù)據(jù)信號(hào)的數(shù)據(jù)；W及第二時(shí)鐘和數(shù)據(jù)恢復(fù)電路，其被用 于調(diào)整時(shí)鐘相位偏移。
[0006] 本發(fā)明還掲示了一種用于將數(shù)據(jù)接收器實(shí)現(xiàn)在集成電路中的方法。所述方法包 括:接收數(shù)據(jù)信號(hào)；在所述數(shù)據(jù)接收器中實(shí)現(xiàn)第一時(shí)鐘和數(shù)據(jù)恢復(fù)電路W恢復(fù)所述數(shù)據(jù)信 號(hào)的數(shù)據(jù)；W及在所述數(shù)據(jù)接收器中實(shí)現(xiàn)第二時(shí)鐘和數(shù)據(jù)恢復(fù)電路W調(diào)整時(shí)鐘相位偏移。
[0007] 通過(guò)閱讀W下詳細(xì)說(shuō)明，運(yùn)些和其他的方面及特性將是明顯的。
【附圖說(shuō)明】
[000引圖1示出了對(duì)數(shù)據(jù)信號(hào)的數(shù)據(jù)進(jìn)行檢測(cè)的時(shí)序圖；
[0009] 圖2示出了對(duì)數(shù)據(jù)信號(hào)的數(shù)據(jù)進(jìn)行檢測(cè)的另一時(shí)序圖；
[0010] 圖3示出了在集成電路中使得數(shù)據(jù)能夠被接收的電路的框圖；
[0011] 圖4示出了在集成電路中使得數(shù)據(jù)能夠被接收的電路的另一框圖；
[0012] 圖5示出了相位插值器的框圖；
[0013] 圖6示出了鎖相環(huán)路的框圖；
[0014] 圖7示出了包含多條數(shù)據(jù)通路的電路的框圖，所述數(shù)據(jù)通路在集成電路中使得數(shù) 據(jù)能夠被接收；
[0015] 圖8示出了對(duì)設(shè)備進(jìn)行編程的系統(tǒng)的框圖，所述設(shè)備具有可編程資源；
[0016] 圖9示出了包括可編程資源的設(shè)備的框圖，所述可編程資源可W實(shí)現(xiàn)圖1至7的電 路；
[0017] 圖10示出了圖9中設(shè)備的可配置邏輯元件的框圖；
[0018] 圖11示出了在集成電路中傳輸數(shù)據(jù)的方法的流程圖；W及
[0019] 圖12示出了在集成電路中傳輸數(shù)據(jù)的方法的另一流程圖。
[0020] 具體【附圖說(shuō)明】
[0021] W下描述的各種電路和方法設(shè)及一種實(shí)現(xiàn)在集成電路中的數(shù)據(jù)接收器。所述電路 和方法通過(guò)在數(shù)據(jù)接收器中選擇性地實(shí)現(xiàn)不同的均衡器和CDR電路(例如通過(guò)實(shí)現(xiàn)在集成 電路中的數(shù)據(jù)接收器)來(lái)降低對(duì)電路的要求并提高性能。更具體地，單獨(dú)的CDR電路被實(shí)現(xiàn) W執(zhí)行單獨(dú)的數(shù)據(jù)接收和時(shí)鐘相位偏移調(diào)整功能。比如，Alexander CDR電路可W被實(shí)現(xiàn)W 接收數(shù)據(jù)，而Mue 1 Ier-Mul 1 er CDR電路可W被實(shí)現(xiàn)在相同的電路中W調(diào)整時(shí)鐘相位偏移。 分別的均衡電路并和不同的CDR電路一起實(shí)現(xiàn)，其中，為具體的CDR電路選擇運(yùn)些均衡電路。
[0022] 正如W下將詳細(xì)說(shuō)明的，所述電路布置在實(shí)現(xiàn)數(shù)據(jù)接收器的同時(shí)提供了顯著的優(yōu) 勢(shì)，并且克服了多種問(wèn)題。比如，當(dāng)單獨(dú)的CDR電路被實(shí)現(xiàn)時(shí)，不需要在交叉(crossing)時(shí)執(zhí) 行展開(unrolling)。對(duì)于需要實(shí)現(xiàn)超過(guò)1比特的展開的傳統(tǒng)高速設(shè)計(jì)來(lái)說(shuō)，該優(yōu)勢(shì)更加顯 著。限幅器(Slicer)總數(shù)量同樣被縮減，節(jié)省了前端和時(shí)脈功耗。所述電路和方法同樣允許 使用一個(gè)強(qiáng)大的連續(xù)時(shí)間線性均衡器(CTLE)，從而在不影響有效載荷數(shù)據(jù)信噪比（SNR)的 情況下打開眼圖交叉。所述電路和方法同樣解決了與基于次交叉(minor crossing)的電路 實(shí)現(xiàn)有關(guān)的任何CDR速度問(wèn)題，比如在數(shù)據(jù)接收器中的Mueller-Muller電路，該數(shù)據(jù)接收器 不使用全部的數(shù)據(jù)轉(zhuǎn)換。所述電路和方法同樣解決了任何滿足時(shí)鐘模式要求的問(wèn)題，當(dāng)僅 僅實(shí)現(xiàn)Muel Ier-Mul Ier CDR電路時(shí)，運(yùn)些問(wèn)題不太可能得到解決，比如傳遞在很多數(shù)據(jù)傳 輸協(xié)議中的一致性抖動(dòng)容限碼型(CJTPAT)。雖然在高背板耗損的情況下，設(shè)計(jì)中的非展開 (non-unrolled)交叉可能會(huì)出現(xiàn)不良開眼（eye opening) W及因此產(chǎn)生的模糊交叉，而W 下描述的各種電路和方法通過(guò)單獨(dú)采用信道反轉(zhuǎn)CTLE，克服了該不良開眼。
[0023] 雖然說(shuō)明書包括權(quán)利要求，并且權(quán)利要求定義了被看作是新穎的本發(fā)明的一個(gè)或 多個(gè)實(shí)施方式的特征，但相信，在結(jié)合附圖考慮所述描述時(shí)將更好地理解所述電路和方法。 雖然掲示了各種電路和方法，但應(yīng)理解，所述電路和方法僅示范可W各種形式體現(xiàn)的發(fā)明 性布置。因此，本說(shuō)明書中所掲示的特定結(jié)構(gòu)和功能細(xì)節(jié)并非解釋為限定，而是僅作為權(quán)利 要求書的依據(jù)并且作為用于教導(dǎo)所屬領(lǐng)域技術(shù)人員在實(shí)際上任何適當(dāng)詳細(xì)結(jié)構(gòu)中W各種 方式使用發(fā)明性布置典型基礎(chǔ)。并且，本文中所使用的術(shù)語(yǔ)和短語(yǔ)并非意圖限定，而是提供 所述電路和方法的可理解的描述。
[0024] 首先轉(zhuǎn)到圖1，其為示出了對(duì)數(shù)據(jù)信號(hào)的數(shù)據(jù)進(jìn)行檢測(cè)的時(shí)序圖，更具體地，使用 Alexander CDR電路檢測(cè)數(shù)據(jù)。Alexander CDR相位檢測(cè)算法(也被稱為2X過(guò)采樣)利用數(shù)據(jù) 比特之間的"主"交叉(major crossing)來(lái)提取內(nèi)嵌的時(shí)鐘定時(shí)信息。Alexander CDR電路 對(duì)時(shí)間點(diǎn)進(jìn)行捜索，在該時(shí)間點(diǎn)，被捕捉交叉與轉(zhuǎn)換前比特(before-transition-bit)或轉(zhuǎn) 換后比特(after-transition-bit)相等具有相同的可能性（即50 %可能性）。因?yàn)槭褂昧巳?部數(shù)據(jù)轉(zhuǎn)換，所^Alexander CDR在數(shù)據(jù)模式上是不可知的。如圖1所示，如果被捕捉交叉X 與A相同（與B相反），則時(shí)鐘提前。如果被捕捉交叉X與B相同，則時(shí)鐘遲滯。然而，正如W下將 詳細(xì)說(shuō)明的，當(dāng)實(shí)現(xiàn)接收器的電路功能（例如，時(shí)鐘相位控制）時(shí)，實(shí)現(xiàn)Alexander CDR可能 代價(jià)局昂。
[0025]現(xiàn)轉(zhuǎn)而參見圖2,其為示出了使用Mueller-Muller CDR算法(也被稱為波特率或者 定時(shí)梯度CDR)檢測(cè)數(shù)據(jù)信號(hào)的數(shù)據(jù)的另一時(shí)序圖。Mueller-Muller CDR采用如圖2所示的 "次"交叉來(lái)提取時(shí)鐘。在眼圖峰值處形成的次交叉是由游標(biāo)前和游標(biāo)后符號(hào)間干擾（ISI) 所產(chǎn)生的波形彎曲造成的。在圖2中，短劃線所示的曲線由游標(biāo)后ISI彎曲（即發(fā)生在峰值之 前的數(shù)據(jù)轉(zhuǎn)換)而產(chǎn)生。長(zhǎng)劃線所示的曲線由游標(biāo)前ISI彎曲（即發(fā)生在峰值之后的數(shù)據(jù)轉(zhuǎn) 換)而產(chǎn)生。也就是說(shuō)，Mueller-Muller CDR的實(shí)現(xiàn)是在均衡后的眼圖中尋求一個(gè)具有相同 數(shù)量游標(biāo)前和游標(biāo)后ISI的采樣點(diǎn)。應(yīng)當(dāng)注意的是，圖2的另一半碼型（即底部的轉(zhuǎn)換)被省 略了。由于短劃線曲線和長(zhǎng)劃線曲線不同時(shí)發(fā)生，因此實(shí)際上，上述"位面（level)比較"是 通過(guò)將短劃線曲線或長(zhǎng)劃線曲線與圖2中的水平劃線相比較而完成的。該水平劃線的位面 在圖2中標(biāo)記為P，其被稱為所述峰值的"期望值"。該水平劃線被處于該采樣點(diǎn)的另一環(huán)路 所調(diào)整，該另一環(huán)路將會(huì)是短劃線曲線和長(zhǎng)劃線曲線的平均。該位面也被稱為誤差限幅器 位面。
[00%] 應(yīng)當(dāng)注意的是，MuelIer-MulIer CDR算法對(duì)看上去類似雙UI循環(huán)時(shí)間時(shí)鐘（比如 OlOlOl…定時(shí)模式)的數(shù)據(jù)模式不起作用。一項(xiàng)能夠支持該時(shí)鐘模式的CDR技術(shù)必須通過(guò)被 很多協(xié)議所要求的CJTPAT測(cè)試。然而，Mue 11 er-Mu 11 er CDR算法無(wú)法區(qū)分由游標(biāo)前ISI產(chǎn)生 的彎曲和由游標(biāo)后ISI產(chǎn)生的彎曲，運(yùn)二者永遠(yuǎn)是同時(shí)并存的，因此Mueller-Muller CDR技 術(shù)不能被用于檢測(cè)時(shí)鐘模式。若一次轉(zhuǎn)換要對(duì)Mueller-Muller CDR算法有所幫助，則該轉(zhuǎn) 換的至少一側(cè)（即前置比特或者后置比特)必須是重復(fù)比特。因此，由于并非所有的轉(zhuǎn)換被 使用，因此Mueller-Muller CDR算法與Alexander CDR算法相比檢測(cè)"收益"較低。
[0027] 現(xiàn)轉(zhuǎn)而參見圖3,其示出了在集成電路中使得數(shù)據(jù)能夠被接收的電路的框圖。更具 體地，數(shù)據(jù)通路302被禪接W接收線性均衡器304的輸出，該數(shù)據(jù)通路可W是例如判決反饋 均衡器(DFE)數(shù)據(jù)通路，該線性均衡器在此處被示為CTLE，更具體地，為長(zhǎng)尾修正CTLE。所述 數(shù)據(jù)通路302產(chǎn)生解串行化的用戶數(shù)據(jù)。接收器輸入數(shù)據(jù)信號(hào)被輸入305接收，并被禪接至 線性均衡器304dCDR和自適應(yīng)邏輯電路306被禪接至數(shù)據(jù)通路302的輸出。第二通路308也被 禪接至接收到的輸入數(shù)據(jù)流，如下文將更詳細(xì)說(shuō)明的，其中該第二通路用于調(diào)整時(shí)鐘相位 偏移。第二通路308包括禪接至第二線性均衡器310的輸出的非0!^交叉通路，該線性均衡器 在此處被示為信道反轉(zhuǎn)CTLE。由于輸入305的輸入波形在任何時(shí)刻都是由重疊的ISI所形成 的，該重疊的ISI來(lái)自于當(dāng)前比特之前的若干比特W及當(dāng)前比特的微弱信號(hào)，因此信號(hào)的均 衡消除了ISI，并且凸顯出該微弱的當(dāng)前比特。在那一時(shí)刻，信號(hào)的眼圖被識(shí)別W確定主次 交叉、峰值等。正如W下將詳細(xì)說(shuō)明的，作為展開操作的一部分，當(dāng)波形被一定程度上向上 或向下移動(dòng)之后，所述CDR和自適應(yīng)邏輯電路接收捕捉觸發(fā)器的輸出。
[0028] 第一相位插值器312被禪接W向數(shù)據(jù)通路302提供第一時(shí)鐘信號(hào)，并且第二相位插 值器314被禪接W向第二數(shù)據(jù)通路308提供第二時(shí)鐘信號(hào)。每個(gè)相位插值器被禪接W從鎖相 環(huán)路(P化)電路接收時(shí)鐘信號(hào)的多重相位。有關(guān)相位插值器和化L電路的更多細(xì)節(jié)將在圖5 和圖6中給出。
[0029] 例如由CTLE電路或由前饋均衡器(FFE)為離散時(shí)間設(shè)計(jì)提供的均衡，線性均衡是 一種低成本(即，功耗和復(fù)雜度低)的均衡方案，其僅在高頻區(qū)域增強(qiáng)信號(hào)強(qiáng)度，比如通過(guò)高 通濾波器來(lái)反轉(zhuǎn)背板耗損的轉(zhuǎn)換函數(shù)。此處理過(guò)程在增強(qiáng)需要的高頻信號(hào)的同時(shí)，也增強(qiáng) 了不需要的高頻噪聲。應(yīng)當(dāng)注意的是，該術(shù)語(yǔ)"噪聲"意圖包括其他非理想因素，如串?dāng)_和反 射。該增強(qiáng)效果被稱為"噪聲著色"。噪聲著色將(處于均衡器輸入的）噪聲脈沖轉(zhuǎn)化為另一 不同形狀的（處于均衡器輸出的）波形，該波形是CTLE的脈沖響應(yīng)。由于CTLE電路脈沖響應(yīng) 的延伸超過(guò)單個(gè)比特的范圍，因此該轉(zhuǎn)化后的"噪聲"不再是"純粹"的噪聲。也就是說(shuō)，該噪 聲包含額外的能量?jī)?nèi)容，其可通過(guò)觀察過(guò)去的噪聲來(lái)"預(yù)估"。由此可見，僅包含CTLE的設(shè)計(jì) 會(huì)帶來(lái)次佳的信噪比（SNR)，從而會(huì)導(dǎo)致次佳的誤碼率(肥R)。因此，線性均衡僅適用于能夠 容忍由增強(qiáng)帶來(lái)的噪聲著色的低耗損環(huán)境。
[0030] 然而，通過(guò)提供如圖3所示的DFE數(shù)據(jù)通路，性能得到改善。DFE是一種有利于高耗 損環(huán)境的均衡方案。在0!?設(shè)計(jì)中，游標(biāo)后ISI被ISI修正信號(hào)所消除，該ISI修正信號(hào)由前置 判決成比例生成。因此，上述非理想因素的影響被阻擋在"0"或"r的判決過(guò)程中。換句話 說(shuō)，如果正確做出該"0"或"r的判決，那么判決后的數(shù)據(jù)比特將會(huì)跟發(fā)射器內(nèi)部未受污染 的原始數(shù)據(jù)一樣清潔。之后，該清潔的比特可被用來(lái)合成接收器內(nèi)的用于均衡的無(wú)噪聲DFE 修正信號(hào)。過(guò)去的比特被存儲(chǔ)于〇!^的有限脈沖響應(yīng)(FIR)電路中，該有限脈沖響應(yīng)電路為 具有抽頭和加權(quán)輸出的數(shù)字延遲鏈。運(yùn)樣，處于捕捉寄存器或者觸發(fā)器(其中做出"0"或"r 的判決）的輸入處的非理想因素頻譜就能夠與處于RX輸入板（即非"著色"）處的噪聲頻譜保 持一致。DFE均衡的該特性(即非理想因素信號(hào)不被著色)給具有Dra電路的電路帶來(lái)了優(yōu)越 的SNR和邸R性能。
[0031] 現(xiàn)轉(zhuǎn)而參見圖4,其示出了在集成電路中使得數(shù)據(jù)能夠被接收的電路的另一框圖。 圖4所示電路是基于圖3所示電路，但是更具體地，圖4所示電路掲示了 DFEFIR濾波器402,該 濾波器被禪接W接收各種輸入。更具體地，自適應(yīng)邏輯404被禪接至數(shù)模轉(zhuǎn)換器(DAC)406， 該數(shù)模轉(zhuǎn)換器的輸出被禪接至DFEFIR濾波器402。所述DAC 406產(chǎn)生指定為A至化的信號(hào)，其 中A = -UT，B = +UT，C = +/-UT+Vpeak，D = 0。垂直眼圖掃描邏輯408同樣被禪接至DAC 409，該 DAC 409產(chǎn)生值E =-/+UT-AVscan。
[0032] 應(yīng)當(dāng)注意的是，DFEFIR濾波器402的h2至hlO被例如最小均方誤差(MM沈)算法通過(guò) 使用"峰值"信息自動(dòng)設(shè)置(正如所屬領(lǐng)域所公知的），并且hi被指定為UTdMMSE使得存在于 DFE反饋上的值（即每個(gè)抽頭的強(qiáng)度)能夠被選擇，從而平均上任何在先的數(shù)據(jù)比特與當(dāng)前 比特的削峰(peak-slicing)結(jié)果無(wú)關(guān)。如果MMSE算法判定某一抽頭的值不正確，則MMSE算 法將調(diào)整該抽頭W使得其正確。設(shè)置UT的方法與設(shè)置h2至hlO值的方法相同，但由于均衡第 一個(gè)DFE抽頭的代價(jià)高昂，因此該抽頭被單獨(dú)指定為UT。如果展開（W下將更加詳細(xì)地說(shuō)明） 沒(méi)有被用在hi上，則定時(shí)要求將不會(huì)得到滿足。因此，UT值被設(shè)置W適應(yīng)信道耗損。如果發(fā) 射器與接收器直接相鄰，則UT值將被（自動(dòng)）調(diào)整為0。如果信道處于所支持的最高耗損，比 如30地的耗損，則UT將被設(shè)置為最大值(約150mV)。
[0033] 比較器410接收信號(hào)AW及求和電路411的輸出，該求和電路接收DFEFIR濾波器402 的輸出W及線性均衡器304的輸出。比較器410的輸出被禪接至寄存器412。比較器414被禪 接W接收信號(hào)BW及求和電路411的輸出。比較器414的輸出被禪接至寄存器416。寄存器412 及寄存器416的輸出均被禪接至復(fù)用器418,該復(fù)用器418的是dataO信號(hào)。類似地，比較器 420接收信號(hào)AW及求和電路421的輸出，該求和電路同樣接收DFEFIR濾波器402的輸出W及 線性均衡器304的輸出。比較器420的輸出被禪接至寄存器422。比較器424被禪接W接收信 號(hào)BW及求和電路421的輸出。比較器424的輸出被禪接至寄存器426。寄存器422及寄存器 426的輸出均被禪接至復(fù)用器428,該復(fù)用器428的輸出為datal信號(hào)。因此，dataO及datal信 號(hào)通過(guò)兩個(gè)CDR電路中產(chǎn)生時(shí)鐘信號(hào)的一個(gè)而產(chǎn)生，所述時(shí)鐘信號(hào)含有用于接收輸入數(shù)據(jù) 流的數(shù)據(jù)的適當(dāng)定時(shí)。
[0034]比較器430被禪接W接收信號(hào)CW及求和電路411的輸出。比較器430的輸出被禪接 至寄存器432,該寄存器432的輸出為peakO信號(hào)。類似地，比較器434被禪接W接收信號(hào)CW 及求和電路421的輸出。比較器434的輸出被禪接至寄存器436,該寄存器436的輸出為peakl 信號(hào)。peakO及peakl信號(hào)的目的是為Mueller-Muller CDR提供定時(shí)，W及為自適應(yīng)邏輯404 提供"誤差"信號(hào)，從而找到最佳均衡設(shè)置。因此，peakO及peakl信號(hào)的雙重目的在于使得數(shù) 據(jù)恢復(fù)能夠?qū)崿F(xiàn)（比如通過(guò)使用Alexander CDR電路），并且通過(guò)重用對(duì)數(shù)據(jù)恢復(fù)已經(jīng)可用 的信息來(lái)有效確定相位偏移(比如通過(guò)使用Mueller-Muller CDR)。
[0(X3日]在此被示為Alexander CDR電路的第一CDR電路438被禪接至相位插值器312,該相 位插值器312的輸出為時(shí)鐘信號(hào)，如圖所示，該時(shí)鐘信號(hào)被禪接W控制寄存器412、416、422、 426、432及436eAlexander CDR電路通過(guò)分析輸入數(shù)據(jù)信號(hào)W及確定時(shí)鐘的適當(dāng)相位來(lái)恢 復(fù)時(shí)鐘信號(hào)，所述時(shí)鐘的適當(dāng)相位由化L 439提供并且用于接收數(shù)據(jù)。盡管Alexander CDR 電路可W因?yàn)橄率鲈蚨粚?shí)現(xiàn)，但是應(yīng)當(dāng)理解，其他檢測(cè)次交叉的CDR電路同樣可W被實(shí) 現(xiàn)，運(yùn)些CDR電路能夠從數(shù)據(jù)中準(zhǔn)確提取時(shí)鐘信號(hào)。
[0036] 第二CDR電路被實(shí)現(xiàn)W能夠調(diào)整時(shí)鐘相位偏移。更具體地，比較器462被禪接W接 收信號(hào)DW及第二線性均衡器310的輸出。比較器462的輸出被禪接至寄存器464,該寄存器 464產(chǎn)生非展開的化OSSingO信號(hào)。類似地，比較器466被禪接W接收信號(hào)DW及第二線性均 衡器310的輸出。比較器466的輸出被禪接至寄存器468,該寄存器468產(chǎn)生非展開的 Crossingl信號(hào)。在此被示為Mueller-Muller CDR電路的第二CDR電路472的輸出W及第一 CDR電路438的輸出被禪接至求和電路473。求和電路473的輸出W及來(lái)自化L439的時(shí)鐘被禪 接至相位插值器314。盡管第二電路472在此被示為Mueller-Muller CDR電路，但是應(yīng)當(dāng)理 解，其他CDR電路，尤其是采用次交叉來(lái)提取時(shí)鐘信號(hào)的CDR電路，同樣可W被使用。
[0037] 與眼圖掃描相關(guān)的掃描值同樣被執(zhí)行。比較器474被禪接至求和電路411的輸出W 及由DAC 409產(chǎn)生的輸出信號(hào)E。比較器474的輸出被禪接至寄存器476W產(chǎn)生scanO信號(hào)。類 似地，比較器478被禪接至求和電路421的輸出W及由DAC 409產(chǎn)生的輸出信號(hào)E。比較器478 的輸出被禪接至寄存器479W產(chǎn)生scanl信號(hào)。水平眼圖掃描邏輯480被禪接至求和電路 482,該求和電路482同樣接收第一CDR電路438的輸出。相位插值器484接收求和電路482的 輸出，并且產(chǎn)生禪接至寄存器476及479的時(shí)鐘信號(hào)輸出。scanl及scanO提供數(shù)據(jù)捕捉結(jié)果， 除了（由da化1和dataO完成的）正常運(yùn)行捕捉之外，其還帶有一定量(相對(duì)于正常運(yùn)行來(lái)說(shuō)） 的偏移。比如，如果添加偏移X，且scanl和datal永遠(yuǎn)相同，則無(wú)誤差。但是，如果我們添加偏 移y，且scanl和datal有時(shí)可能會(huì)不同（即存在誤差），則出現(xiàn)誤碼的邊界就處于X和y之間， 該邊界可能是水平或垂直的。該知識(shí)僅用于眼圖掃描，其在正常運(yùn)行中并不真正必要。
[0038] Alexander CDR在兩個(gè)實(shí)際用戶數(shù)據(jù)之間的某一點(diǎn)上捕捉結(jié)果。換句話說(shuō)，運(yùn)些結(jié) 果需要與數(shù)據(jù)"異相位(out of地ase)"。因此，正如圖4所示，"峰值(peak)"的時(shí)鐘與驅(qū)動(dòng) "數(shù)據(jù)(data)"的時(shí)鐘是相同的，峰值和數(shù)據(jù)的差別僅存在于它們的垂直削峰位面。峰值具 有額外的偏移W使其檢測(cè)峰值。Alexander CDR電路需要來(lái)自于單獨(dú)相位插值器的一些東 西來(lái)傳遞位于數(shù)據(jù)間的時(shí)鐘（即主交叉）。圖4中一個(gè)很重要的方面在于，對(duì)(第一CDR電路 438和對(duì)第二CDR電路472的）"異相位"的要求不需要超過(guò)90度。當(dāng)一切(數(shù)據(jù)和交叉)都來(lái)自 同一均衡電路時(shí)，90度的相位差才會(huì)適用，且代價(jià)高昂。進(jìn)一步地，如果需要節(jié)約交叉(因?yàn)?當(dāng)CDR"平均"運(yùn)行時(shí)，在交叉上存在誤碼率是可W接受的），則90度不再是正確值。因此， Mueller-Muller電路可W選擇一個(gè)新值來(lái)取代圖4電路中的90度值。Mueller-Muller電路 將會(huì)選擇該新值W使得該值的早遲比（early-late ratio)從平均上來(lái)看與Alexander的早 遲比（即當(dāng)鎖定時(shí)50/50)相匹配。
[0039] 因此，圖3和圖4中的電路通過(guò)在實(shí)現(xiàn)于集成電路中的數(shù)據(jù)接收器的不同部分上選 擇性地實(shí)現(xiàn)不同的均衡器W及時(shí)鐘和數(shù)據(jù)恢復(fù)電路，降低了對(duì)電路的要求并且提升了性 能。更具體地，通過(guò)實(shí)現(xiàn)分別的CDR電路W執(zhí)行分別的數(shù)據(jù)接收和時(shí)鐘相位偏移調(diào)整功能， 電路性能被最優(yōu)化。也就是說(shuō)，分別的CDR電路及線性均衡器被實(shí)現(xiàn)W執(zhí)行不同的且最適合 的任務(wù)。基于所增強(qiáng)的頻率范圍來(lái)選擇信道反轉(zhuǎn)CTLE 310W及長(zhǎng)尾修正CTLE 304。信道反 轉(zhuǎn)CTLE 310對(duì)感興趣的全部頻率范圍內(nèi)的所有耗損進(jìn)行均衡，頻率從DC到數(shù)據(jù)率除W2。長(zhǎng) 尾修正CTLE 304僅對(duì)低頻耗損進(jìn)行均衡，并將高頻耗損留給DFE進(jìn)行修正，該低頻耗損的頻 率從DC到數(shù)據(jù)率除W2再除WlO(decade)。由于DFE不具有足夠數(shù)量的抽頭(例如，約50個(gè)抽 頭），因此DFE無(wú)法均衡低頻耗損。
[0040] 在實(shí)現(xiàn)圖4的DFEFIR濾波器402時(shí)，一個(gè)設(shè)計(jì)中的Dra抽頭的數(shù)量（即DFEFIR的長(zhǎng) 度)受限于求和節(jié)點(diǎn)上寄生結(jié)電容的預(yù)算。另一個(gè)限制抽頭數(shù)量的因素是適應(yīng)邏輯的面積 W及設(shè)定了修正強(qiáng)度的DAC。一個(gè)設(shè)計(jì)中的全部抽頭的數(shù)量通常被控制在15個(gè)W下。由于使 用0!?濾波器來(lái)均衡所有游標(biāo)后ISI并不實(shí)際（在高耗損情況下，可能需要超過(guò)100個(gè)0!^濾 波器），因此Dra設(shè)計(jì)中低頻區(qū)域的耗損（即在單比特響應(yīng)中超出DFE范圍的長(zhǎng)尾ISI)仍然被 僅修正長(zhǎng)尾(而非反轉(zhuǎn)全部信道耗損）的低增強(qiáng)增益CTLE來(lái)均衡。
[0041 ]在超高速的串并轉(zhuǎn)換電路中，由于有必要用"展開"（或被稱為"推測(cè)"）方案來(lái)緩解 判決反饋通路的第一比特時(shí)序約束，因此DFE的成本被推得更高。運(yùn)種展開通過(guò)實(shí)現(xiàn)冗余資 源(比如提供額外的捕捉觸發(fā)器)來(lái)打破時(shí)序約束。可W被實(shí)現(xiàn)為觸發(fā)器的捕捉寄存器被復(fù) 制并連接至兩個(gè)不同的判決口限（被稱為展開口限，或簡(jiǎn)稱UT)。其中一個(gè)判決口限專口用 于前一比特為0的情況，另一個(gè)判決口限則專口用于前一比特為1的相反情況。由于無(wú)法預(yù) 知需要哪一個(gè)口限，因此兩種可能性都被涵蓋。最終判決結(jié)果的選擇出現(xiàn)在作出判決之后 的某個(gè)時(shí)間。由于前端（即CTLE)負(fù)載的增加，展開方案的使用增加了前端(也即，CTLE)的功 率。
[0042]具有1比特展開的DFE設(shè)計(jì)可W利用％交叉"Alexander CDR來(lái)實(shí)現(xiàn)。為了使用 Alexander CDR，該交叉需要W與均衡數(shù)據(jù)相同的方式被均衡（即同樣通過(guò)展開）。此處，"右 交叉"指采用右手邊（或時(shí)間上較遲的）的交叉，該交叉被與展開數(shù)據(jù)比特相同的"前一比 特"信息所展開，其中該交叉的展開選擇信號(hào)被額外的鎖存器延遲，從而避免保持時(shí)間的問(wèn) 題。為了達(dá)到CJTPAT的時(shí)鐘模式要求，該交叉的非展開版本被捕捉。
[004引由于Mueller-Muller CDR電路中不需要交叉，因此其設(shè)計(jì)更為簡(jiǎn)單。然而， Mueller-Muller CDR電路存在的限制包括對(duì)時(shí)鐘模式不起作用W及大大縮減的相位檢測(cè) 增益。也就是說(shuō)，全部數(shù)據(jù)轉(zhuǎn)換中的約7/8無(wú)法被該設(shè)計(jì)中的Mueller-Muller CDR使用。由 于不能滿足至少轉(zhuǎn)換的一側(cè)為重復(fù)比特的規(guī)則，因此半數(shù)轉(zhuǎn)換無(wú)法被使用。由于峰值限幅 器（即誤差限幅器）中缺少冗余的捕捉觸發(fā)器，因此剩余轉(zhuǎn)換中的一半同樣無(wú)法被使用。所 W，需要在展開口限上執(zhí)行時(shí)分復(fù)用。在余下的四分之一的轉(zhuǎn)換中，由于只有"峰值"（即當(dāng) 前數(shù)據(jù)必須為1)能夠被檢測(cè)到，而"谷值"不能被檢測(cè)，因此其中的最后一半轉(zhuǎn)換無(wú)法被使 用。因此，該方案會(huì)導(dǎo)致極為緩慢的CDR環(huán)路，該環(huán)路將無(wú)法滿足多數(shù)協(xié)議的抖動(dòng)容限要求。 然而，對(duì)Mue 11 er-Mul 1 er CDR來(lái)說(shuō)，在如圖4所示的電路中跟蹤參考時(shí)鐘中的慢相位漂移并 不是問(wèn)題。
[0044] 有效載荷數(shù)據(jù)被用圖4中的展開0!?均衡，W保證良好的SNR，同時(shí)單獨(dú)的專用CTLE (比如信道反轉(zhuǎn)CTLE)被用于不展開的兩個(gè)交叉限幅器。運(yùn)與通過(guò)避免交叉上的展開電路來(lái) 節(jié)約功耗的僅包括CTLE的設(shè)計(jì)相似，然而信道反轉(zhuǎn)CTLE(其基于重平均且SNR不佳)僅驅(qū)動(dòng) 交叉限幅器，所述交叉限幅器被允許在不降低CDR功能的前提下具有一些低級(jí)比特誤碼率。 有效載荷數(shù)據(jù)的SNR不會(huì)受到影響。與傳統(tǒng)設(shè)備不同，圖3和圖4的電路的數(shù)據(jù)通路及交叉通 路不被要求在定時(shí)中相互匹配(即因?yàn)閿?shù)據(jù)時(shí)鐘和交叉時(shí)鐘間的時(shí)鐘相位偏移沒(méi)有像在傳 統(tǒng)設(shè)備中那樣被固定為90度）。更確切地，其被自動(dòng)調(diào)整W達(dá)到最佳值，該最佳值由圖4電路 中的Mueller-Muller CDR電路選擇。
[0045] 應(yīng)當(dāng)注意的是，存在系統(tǒng)和隨機(jī)運(yùn)兩種"時(shí)鐘相位偏移"，每一種都將被討論。由于 將被時(shí)鐘選通來(lái)驅(qū)動(dòng)Alexander CDR和Mueller-Muller CDR電路的數(shù)據(jù)信號(hào)及交叉信號(hào)是 由不同的均衡電路所產(chǎn)生，因此必須討論電路間的系統(tǒng)時(shí)鐘相位偏移。假設(shè)一切都匹配，那 么數(shù)據(jù)時(shí)鐘離交叉時(shí)鐘的理想距離是"盡可能地遠(yuǎn)"。數(shù)據(jù)時(shí)鐘每180度發(fā)送(我們有將在0 度相位被獲取的da化IW及在180度相位被獲取的dataO)。因此，crossingl的理想交叉時(shí)鐘 位置為比datal的時(shí)鐘滯后90度。（作為Alexander CDR的跟蹤結(jié)果）當(dāng)數(shù)據(jù)時(shí)鐘相位移動(dòng) 時(shí)，交叉時(shí)鐘相位也移動(dòng)相等的量。
[0046] 用于產(chǎn)生數(shù)據(jù)的電路具有DFE、展開W及長(zhǎng)尾CTLE。另一方面，交叉的電路不具有 DEF及展開，但具有使得整個(gè)信道能夠反轉(zhuǎn)的CTLE (高頻和低頻耗損均被反轉(zhuǎn)，而非像數(shù)據(jù) 電路那樣僅反轉(zhuǎn)低頻長(zhǎng)尾）。因此，輸入數(shù)據(jù)有兩個(gè)副本，它們之間的距離(或定時(shí)偏移)未 知，其中該差值被表示為Delta-T(即如果Dra通路滯后于信道反轉(zhuǎn)CTLE通路，則為正值）。 "數(shù)據(jù)"獲取自第一副本，而交叉獲取自第二副本。因此，用于數(shù)據(jù)的時(shí)鐘和用于交叉的時(shí)鐘 應(yīng)當(dāng)被分離(90度減去Delta-T),而非90度分離。（運(yùn)行在數(shù)據(jù)和峰值上的)Mueller-Muller CDR的任務(wù)是確定運(yùn)一 90度減去Delta-T的值，該值取決于信道耗損、溫度W及電壓。沒(méi)有預(yù) 先確定Delta-T的可靠方法。由于運(yùn)S項(xiàng)因素并不隨時(shí)間而快速改變，所WMuel Ier-Mul Ier 正好能夠跟蹤De 1 ta-T。因此，如果Al exander和Mue 11 er-Mu 11 er環(huán)路電路被如圖7中所示的 那樣來(lái)使用，則數(shù)據(jù)通路和交叉通路不再需要相同，且交叉通路可W被更低成本地實(shí)現(xiàn)。系 統(tǒng)時(shí)鐘相位偏移（即90度減去Delta-T的值）自動(dòng)適應(yīng)W匹配數(shù)據(jù)和交叉之間（由于采用不 同的均衡電路所導(dǎo)致)的偏移。也就是說(shuō)，圖4中的系統(tǒng)時(shí)鐘相位偏移來(lái)源于W下事實(shí)：由產(chǎn) 生數(shù)據(jù)和交叉的電路不同，因此數(shù)據(jù)和交叉具有不同的定時(shí)。
[0047] 現(xiàn)轉(zhuǎn)而參見圖5,其示出了相位插值器的框圖。根據(jù)圖5的電路，第一組DAC 501包 括被禪接W接收輸入時(shí)鐘的第一相位CKiW及共模電壓Vgm的I-DAC 402。正如W下將詳細(xì)說(shuō) 明的，該共模電壓將被用于產(chǎn)生位于DAC輸出的共模輸出信號(hào)，該共模輸出信號(hào)并不被選擇 W幫助相位插值器的輸出時(shí)鐘信號(hào)。第二組DAC 503包括Q-DAC 504。每一個(gè)Q-DAC接收輸入 時(shí)鐘信號(hào)的第二相位CKqW及共模電壓VCM。
[004引圖5中的每一個(gè)DAC被配置為從兩個(gè)向DAC的輸入中選擇一個(gè)。因此，每一個(gè)I-DAC 和Q-DAC將分別輸出一共模輸出（即在差分輸出節(jié)點(diǎn)上具有相同電壓的輸出，或者零差分輸 出），或者一基于CKi或CKq時(shí)鐘信號(hào)的差分時(shí)鐘信號(hào)。所有DAC的輸出被提供給求和電路508， 該求和電路508計(jì)算各種輸出時(shí)鐘信號(hào)的總和W產(chǎn)生相位插值器的輸出時(shí)鐘信號(hào)CKout?？?選地，輸出時(shí)鐘信號(hào)的電壓可W被轉(zhuǎn)換為另一電壓。比如，時(shí)鐘信號(hào)可W被電壓轉(zhuǎn)換器510 由第一電壓轉(zhuǎn)換成具有第二電壓的輸出時(shí)鐘信號(hào)化Kout,所述電壓轉(zhuǎn)換器510可W是例如 (：化-至-〔105電壓轉(zhuǎn)換器。
[0049] 現(xiàn)轉(zhuǎn)而參見圖6,其示出了鎖相環(huán)路(P化)的框圖。化L 600舉例說(shuō)明了一個(gè)基于電 荷累的化L，該化L是一種通過(guò)解禪諸如環(huán)路帶寬、阻尼因子W及鎖定范圍等各種設(shè)計(jì)參數(shù) 來(lái)促進(jìn)折衷的靈活設(shè)計(jì)。P化600包括用于接收參考信號(hào)Fref和反饋信號(hào)Ffeedback的相位/頻 率檢測(cè)器602、電荷累604、禪接至諧振電路608的環(huán)路濾波器606,諧振電路608產(chǎn)生輸出信 號(hào)Fnut。所述諧振電路608包括振蕩器電路610W及溫度補(bǔ)償電路612。
[0050] 例如，當(dāng)可調(diào)諧振電路608的輸出信號(hào)F。Ut的頻率運(yùn)行在高頻范圍如5千兆赫 (GHz),而參考信號(hào)Fref可能僅運(yùn)行在相對(duì)低頻范圍如156.25兆赫(MHz)時(shí)，時(shí)鐘分頻可能是 必要的。因此，如本領(lǐng)域所公知的，分頻器614使得能夠產(chǎn)生具有較低頻率的信號(hào)。在運(yùn)行 中，相位/頻率檢測(cè)器602提供例如UP和DN的數(shù)字信號(hào)，W及與他們的互補(bǔ)信號(hào)屏和顏，該 互補(bǔ)信號(hào)蛾和妨V對(duì)應(yīng)于來(lái)自分頻器614的Fref和Ffeedback輸出之間的相位/頻率誤差。例如， 如果Ffeedback的相位/頻率滯后于Fref的相位/頻率，則信號(hào)UP的脈沖寬度可能被增加而信號(hào) DN的脈沖寬度可能被減少，從而使得諧振電路600的相位/頻率在相位/頻率上提前。相反， 如果Ffeedback的相位/頻率提前于信號(hào)Fref的相位/頻率，則信號(hào)UP的脈沖寬度可能被減少而 信號(hào)DN的脈沖寬度可能被增加，從而使得諧振電路608的相位/頻率在相位/頻率上落后。
[0051] 電荷累604通過(guò)產(chǎn)生電流信號(hào)W響應(yīng)來(lái)自相位/頻率檢測(cè)器602的相位/頻率誤差 信號(hào)輸出。例如，如果信號(hào)UP的脈沖寬度被增加，則電流信號(hào)的大小也可能增加。相反，如果 信號(hào)DN的脈沖寬度被增加，則電流信號(hào)的大小也可能減少。電流信號(hào)被環(huán)路濾波器606轉(zhuǎn)換 為誤差電壓Verrw,之后該誤差電壓Verror被提供給諧振電路608W設(shè)置諧振電路608的輸出 頻率。。。*。￥6^。端夠控制例如諧振電路608的一個(gè)或者多個(gè)電容。通過(guò)負(fù)反饋^及諧振電路 608的運(yùn)行，F(xiàn)ref和FfeedbaGk之間的相位/頻率誤差基本上被強(qiáng)制為0。
[0052] 現(xiàn)轉(zhuǎn)而參見圖7,其示出了包含多條數(shù)據(jù)通路的電路的框圖，運(yùn)些通路使得能夠在 集成電路中發(fā)送數(shù)據(jù)。圖7的接收器設(shè)計(jì)由兩條相同的、自包含的數(shù)據(jù)通路所組成。運(yùn)兩條 通路包括第一數(shù)據(jù)通路302W及第二數(shù)據(jù)通路702,且運(yùn)兩條通路被連接至共享的長(zhǎng)尾修正 CTLE 304。在每條通路中采用了兩個(gè)求和節(jié)點(diǎn)（即偶數(shù)和奇數(shù)求和節(jié)點(diǎn)）。在每個(gè)求和節(jié)點(diǎn) 中存在兩個(gè)捕捉觸發(fā)器（即向上展開和向下展開）。因此，每條通路302和702具有4個(gè)如圖4 所示連接的捕捉觸發(fā)器（即捕捉寄存器412、416、422W及426)，其中一個(gè)通路的DFEFIR反饋 數(shù)據(jù)來(lái)源于該通路自身?？刂齐娐?04包括一對(duì)由兵鳥邏輯控制W使隨機(jī)時(shí)鐘相位偏移能 夠得到補(bǔ)償?shù)膹?fù)用器706和708。
[0053] 運(yùn)兩條通路將交替作為提供用戶數(shù)據(jù)的"任務(wù)"通路。當(dāng)一條通路不為任務(wù)通路 時(shí)，其作為（"閑聊（schmooze)"模式中的）定時(shí)通路提供Dra適應(yīng)信息（即誤差限幅器輸出） 并執(zhí)行最大化數(shù)據(jù)捕捉邊界的最佳定時(shí)位置捜索（即自交叉的偏移）。切換緩慢的兵鳥邏輯 710控制哪條通路實(shí)現(xiàn)哪種功能的映射。當(dāng)某條通路作為任務(wù)通路時(shí)，其在作為定時(shí)通路時(shí) 所找到的最佳定時(shí)位置將被使用。根據(jù)兵鳥邏輯的狀態(tài)，解串行化數(shù)據(jù)將被復(fù)用W達(dá)到各 自的終點(diǎn)。此處無(wú)需高速（同步)復(fù)用，（被非DFE交叉所驅(qū)動(dòng)的Mlexander CDR由兩條通路 共享。每條通路采用定時(shí)模式來(lái)選擇其最佳時(shí)鐘相位偏移。
[0054] 實(shí)現(xiàn)本發(fā)明的運(yùn)一形式提供了與前述部分相同的優(yōu)點(diǎn)，并且該設(shè)計(jì)提供了對(duì)時(shí)鐘 相位偏移的動(dòng)態(tài)(on-the-fly)跟蹤。更進(jìn)一步地，在閑聊模式中，BER邊界（即邸R作為垂直 (即電壓)偏移和水平（即時(shí)鐘定時(shí))偏移的函數(shù))可W被窮舉性地捜索（即采樣點(diǎn)的所有可 能的坐標(biāo)都被檢測(cè)）。因此，該方法的最終邊界不再受限于當(dāng)眼圖的前沿和后沿存在不同轉(zhuǎn) 換速率時(shí)Mue 11 er-Mu 11 er CDR的水平偏移問(wèn)題。
[0055] 圖7電路減少了存在于系統(tǒng)偏移之上的"隨機(jī)"偏移的影響。即使對(duì)于看上去與設(shè) 計(jì)和布局完全匹配的電路來(lái)說(shuō)，制造過(guò)程仍然會(huì)產(chǎn)生一些不匹配，運(yùn)種不匹配被稱為 "Monte-化rlo"不匹配，用W強(qiáng)調(diào)其不可控性。假設(shè)圖7電路布置中的一切都是理想的，除了 由上述Monte-Carlo機(jī)制所導(dǎo)致的兩個(gè)峰值限幅器在其時(shí)鐘中（相對(duì)于數(shù)據(jù)時(shí)鐘來(lái)說(shuō))存在 一些額外延遲，那么檢測(cè)并修正那些Monte-化rlo不匹配是可能的。更具體地，可W對(duì)代碼 執(zhí)行手動(dòng)改寫（在產(chǎn)生該代碼的CDR或自適應(yīng)環(huán)路穩(wěn)定之后），從而找到該娃片的真實(shí)邊界 (在Monte-化rlo效應(yīng)固定于特定忍片的特定信道上之后）。上述"遲于理想值"的峰值限幅 器水平（定時(shí)）位置將導(dǎo)致眼圖左側(cè)的邊界縮減（相較于眼圖右側(cè)來(lái)說(shuō)）。因此，如果 Mueller-Muller CDR代碼被改寫為較小的值，則重新獲得邊界是可能的。
[0056] 然而，為了重新獲得邊界，需要一個(gè)試錯(cuò)處理過(guò)程來(lái)找到改寫何值。對(duì)Mueller-Muller CDR的輸出代碼進(jìn)行掃描，直到發(fā)現(xiàn)產(chǎn)生于一邊的比特故障（例如代碼"abc")并且 發(fā)現(xiàn)另一邊的另一故障（例如代碼"xyz")。如果上述Monte-化rlo不匹配不存在，我們應(yīng)當(dāng) 看到Mueller-Muller CDR會(huì)選擇一個(gè)非常接近(abc+xyz)/2的代碼。在真實(shí)情況下，由于存 在Monte-Carlo不匹配（即峰值限幅器結(jié)果存在偏差），該代碼可能被誤導(dǎo)從而遠(yuǎn)離(abc+ xyz )/2運(yùn)一最佳值。如果僅被執(zhí)行一次，那么運(yùn)些試錯(cuò)處理過(guò)程實(shí)現(xiàn)起來(lái)并不太困難，然而 不幸的是，該不匹配會(huì)隨著溫度和電壓的變化而隨時(shí)間漂移。因此，該校準(zhǔn)過(guò)程(被稱為閑 聊）需要被實(shí)時(shí)運(yùn)行。由于不能選擇產(chǎn)生誤碼，因此我們需要兩塊(相同的）硬件輪流攫取用 戶數(shù)據(jù)，從而當(dāng)我們?cè)谂R時(shí)"關(guān)閉"通路中執(zhí)行閑聊時(shí)能夠向用戶隱藏誤碼。
[0057] 現(xiàn)轉(zhuǎn)而參見圖8,其示出了根據(jù)一實(shí)施例對(duì)具有可編程資源的設(shè)備進(jìn)行編程的系 統(tǒng)的框圖。更具體地，計(jì)算機(jī)802被禪接W從存儲(chǔ)器806接收電路設(shè)計(jì)804,并產(chǎn)生存儲(chǔ)于非 易失性存儲(chǔ)器806的配置比特流。正如W下將詳細(xì)說(shuō)明的，所述電路設(shè)計(jì)可W是高層級(jí)設(shè) 計(jì)，比如用硬件描述語(yǔ)言化DL)定義的電路設(shè)計(jì)。并且，所述計(jì)算機(jī)可W被配置為運(yùn)行產(chǎn)生 配置比特流的軟件，所述配置比特流被存儲(chǔ)于非易失性存儲(chǔ)器808中并被提供給集成電路 810,所述集成電路可W是如下圖9所示的可編程集成電路。正如W下將詳細(xì)說(shuō)明的，配置比 特流的比特被用于配置集成電路的可編程資源。
[0058] 現(xiàn)轉(zhuǎn)而參見圖9,其示出了包括可編程資源的設(shè)備的框圖，所述框圖包括圖1至7的 電路。雖然包括可編程資源的設(shè)備可W被實(shí)現(xiàn)于集成電路設(shè)備的任何形式中，例如包括可 編程資源的專用集成電路(ASIC)，其他設(shè)備可W包括專用可編程邏輯設(shè)備(PLD)。一種化D 為復(fù)雜可編程邏輯設(shè)備(c化D)，其包括兩個(gè)或多個(gè)連接在一起的"功能模塊"，且通過(guò)互連 的開關(guān)矩陣來(lái)輸入輸出（I/O)資源。所述CPLD的每個(gè)功能模塊包括兩層與/或結(jié)構(gòu)，所述與/ 或結(jié)構(gòu)和用于可編程邏輯陣列(PLA)設(shè)備或可編程陣列邏輯(PAL)設(shè)備的結(jié)構(gòu)相類似。另一 種化D為現(xiàn)場(chǎng)可編程口陣列(FPGA)。在典型的FPGA中，一組可配置邏輯模塊(CLB)被禪接至 可編程輸入/輸出模塊（IOB)，所述化B和IOB通過(guò)可編程路由資源的層級(jí)結(jié)構(gòu)相互連接。運(yùn) 些化B、IOB W及可編程路由資源通常從片外存儲(chǔ)器加載配置比特流至FPGA的配置存儲(chǔ)單 元，從而進(jìn)行自定義。對(duì)于運(yùn)兩種可編程邏輯設(shè)備來(lái)說(shuō)，設(shè)備的功能被配置比特流的配置數(shù) 據(jù)比特所控制，所述配置比特流被提供給設(shè)備W達(dá)到該目的。所述配置數(shù)據(jù)比特可W被存 儲(chǔ)于易失性存儲(chǔ)器(例如FPGA和一些CPLD中的靜態(tài)存儲(chǔ)單元）、非易失性存儲(chǔ)器(例如一些 CPLD中的閃存存儲(chǔ)器)或者其他任何形式的存儲(chǔ)單元中。
[0059] 圖9所示的設(shè)備包括具有大量不同可編程片（ti 1 e)的FPGA架構(gòu)900，所述FPGA架構(gòu) 900包括千兆位收發(fā)器(MGT)901、化B 902、隨機(jī)存取存儲(chǔ)器模塊(BRAM)903、輸入/輸出模塊 (I0B)904、配置和時(shí)鐘邏輯(C0NFIG/CL0CKS)905、數(shù)字信號(hào)處理模塊(DSP)906、專用輸入/ 輸出模塊（1/0)907(例如配置端口及時(shí)鐘端口）W及例如數(shù)字時(shí)鐘管理器、模數(shù)轉(zhuǎn)換器、系 統(tǒng)監(jiān)測(cè)邏輯等的其他可編程邏輯908。一些FPGA還包括例如能夠被用于實(shí)現(xiàn)軟件應(yīng)用的專 用處理器模塊(PR0C)910。
[0060] 在一些FPGA中，每個(gè)可編程片包括可編程互連元件（INT)911，該元件具有在每個(gè) 相鄰片中與相關(guān)互連元件的標(biāo)準(zhǔn)化連接。因此，全部可編程互連元件一起實(shí)現(xiàn)所述FPGA的 可編程互連結(jié)構(gòu)。如圖9頂部包括的示例所示，所述可編程互連元件911同樣包括在相同片 內(nèi)部的可編程邏輯元件的連接。
[0061] 比如，CLB 902可W包括可被編程W實(shí)現(xiàn)用戶邏輯的可配置邏輯元件(CLE)912, W 及單個(gè)可編程互連元件911。BRAM 903可W包括BRAM邏輯元件(B化)913，W及一個(gè)或者多個(gè) 可編程互連元件。所述BRAM包括獨(dú)立于配置邏輯模塊的分布式RAM的專用存儲(chǔ)器。通常，一 個(gè)片中互連元件的數(shù)量取決于片的高度。在圖示的實(shí)施例中，一個(gè)BRAM片與五個(gè)CLB的高度 相同，然而其他互連元件的數(shù)量同樣可能被使用。DSP片906可W包括DSP邏輯元件(DSPL) 914, W及適當(dāng)數(shù)量的可編程互連元件。IOB 904可W包括例如輸入/輸出邏輯元件（I化)915 的兩個(gè)實(shí)例，W及可編程互連元件911的一個(gè)實(shí)例。該設(shè)備的連接位置被配置比特流的配置 數(shù)據(jù)比特所控制，所述配置比特流被提供給設(shè)備W達(dá)到該目的。所述可編程互連響應(yīng)配置 比特流的比特，使得包括互連線的連接能夠被用于禪接各種信號(hào)至在可編程邏輯中實(shí)現(xiàn)的 電路，或者例如BRAM或處理器的其他電路。
[0062] 在圖示的實(shí)施例中，靠近晶片中屯、的柱狀區(qū)域被用于配置、時(shí)鐘W及其他控制邏 輯。延伸自該柱狀區(qū)域的配置/時(shí)鐘分配區(qū)域909被用于分配貫穿FPGA的時(shí)鐘和配置信號(hào)。 一些采用圖9所示架構(gòu)的FPGA包括額外的邏輯模塊，運(yùn)些額外的邏輯模塊破壞了構(gòu)成FPGA 大部分的柱狀結(jié)構(gòu)，所述額外的邏輯模塊可W是可編程模塊和/或?qū)Ｓ眠壿?。例如，圖9所示 的處理器模塊PROC 910跨越了CLB和BRAM的數(shù)個(gè)柱狀區(qū)域。
[0063] 請(qǐng)注意，圖9僅意圖說(shuō)明FPGA架構(gòu)的一個(gè)示例。包括在圖9頂部的柱狀區(qū)域中邏輯 模塊的數(shù)量、柱狀區(qū)域的相對(duì)寬度、柱狀區(qū)域的數(shù)量及順序，包括在柱狀區(qū)域內(nèi)的邏輯模塊 類型、邏輯模塊的相對(duì)尺寸W及互連/邏輯實(shí)現(xiàn)僅僅是示范性的。比如，在實(shí)際的FPGA中，每 當(dāng)有CLB出現(xiàn)W幫助用戶邏輯的有效實(shí)現(xiàn)時(shí)，通常包括多于一個(gè)化B的相鄰圓柱。雖然圖9的 實(shí)施例設(shè)及包括可編程資源的集成電路，但是應(yīng)當(dāng)理解，W下將更為詳細(xì)說(shuō)明的電路和方 法可W被實(shí)現(xiàn)于任何類型的ASIC中。
[0064] 現(xiàn)轉(zhuǎn)而參見圖10,其示出了圖9中設(shè)備的可配置邏輯元件的框圖。更具體地，圖10 W簡(jiǎn)化形式說(shuō)明了圖9中配置邏輯模塊902的可配置邏輯元件。在圖10的實(shí)施例中，片 (Slice)M 1001包括四個(gè)查找表化UTMH001A-1001D，每個(gè)查找表由六個(gè)LUT數(shù)據(jù)輸入終端 八1-46、81-86、(：1-〔6、及01-06所驅(qū)動(dòng)，并且每個(gè)查找表提供兩個(gè)〇]巧俞出信號(hào)05和06。來(lái)自 LUT 1001A-1001D的輸出終端06分別驅(qū)動(dòng)片輸出終端A-DdLUT數(shù)據(jù)輸入信號(hào)被FPGA互連結(jié) 構(gòu)通過(guò)輸入復(fù)用器而提供，該輸入復(fù)用器可由可編程互連元件1011實(shí)現(xiàn)，并且該LUT輸出信 號(hào)同樣被提供給所述互連結(jié)構(gòu)。片M還包括：驅(qū)動(dòng)輸出終端AMUX-DMUX的輸出選擇復(fù)用器 10114-10110;驅(qū)動(dòng)存儲(chǔ)元件10024-10020的數(shù)據(jù)輸入終端的復(fù)用器10124-10120;組合復(fù)用 器1016、1018W及1019;反彈復(fù)用器電路1022-1023;由反相器1005和復(fù)用器1006(二者共同 在輸入時(shí)鐘通路上提供了一個(gè)可選擇的反轉(zhuǎn)）所表征的電路；W及具有復(fù)用器1014A-1014D、1015A-101抓、1020-1021的進(jìn)位邏輯和排他或口 1013A-1013D。所有運(yùn)些元件按照?qǐng)D 10所示被禪接起來(lái)。在圖10所示復(fù)用器的選擇輸入沒(méi)有被示出的地方，該選擇輸入被配置 存儲(chǔ)單元所控制。也就是說(shuō)，存儲(chǔ)于配置存儲(chǔ)單元的配置比特流的配置比特被禪接至復(fù)用 器的選擇輸入W選擇對(duì)該復(fù)用器的正確輸入。為了清楚起見，運(yùn)些眾所周知的配置存儲(chǔ)單 元被從圖IOW及其他此處選擇的圖中省略。
[0065] 在圖示的實(shí)施例中，每個(gè)存儲(chǔ)元件1002A-1002D可W被編程W作為同步或異步觸 發(fā)器或者鎖存器。通過(guò)編程同步/異步選擇電路1003,對(duì)一個(gè)片上的全部四個(gè)存儲(chǔ)元件做出 同步或異步功能的選擇。當(dāng)存儲(chǔ)元件被編程W使得S/R(設(shè)置/重置)輸入信號(hào)提供一個(gè)設(shè)置 功能時(shí)，REV輸入終端提供重置功能。當(dāng)存儲(chǔ)元件被編程W使得S/R輸入信號(hào)提供一個(gè)重置 功能時(shí)，REV輸入終端提供設(shè)置功能。存儲(chǔ)元件1002A-1002D被時(shí)鐘信號(hào)CK計(jì)時(shí)，該時(shí)鐘信號(hào) CK可W由例如全局時(shí)鐘網(wǎng)絡(luò)或者互連結(jié)構(gòu)提供。運(yùn)種可編程存儲(chǔ)元件在FPGA設(shè)計(jì)領(lǐng)域是眾 所周知的。每個(gè)存儲(chǔ)元件1002A-1002D向互連結(jié)構(gòu)提供寄存的輸出信號(hào)AQ-DQ。由于每個(gè)LUT 1001A-1001D提供兩個(gè)輸出信號(hào)05和06,因此LUT可W被配置為兩個(gè)具有五個(gè)共享輸入信號(hào) (IN1-IN5)的5輸入LUT，或者被配置為一個(gè)具有輸入信號(hào)IN1-IN6的6輸入LUT。
[0066] 在圖10所示的實(shí)施例中，每個(gè)0^￥10014-10010可^^幾種模式中的任意一種運(yùn) 行。當(dāng)處于查找表模式時(shí)，每個(gè)LUT具有六個(gè)數(shù)據(jù)輸入信號(hào)IN1-IN6,其由FPGA互連結(jié)構(gòu)通過(guò) 輸入復(fù)用器提供。基于信號(hào)IN1-IN6的值，64個(gè)數(shù)據(jù)值中的一個(gè)被從配置存儲(chǔ)單元中可編程 地選擇。當(dāng)處于RAM模式時(shí)，每個(gè)LUT作為一個(gè)單獨(dú)的64位RAM或者兩個(gè)具有共享地址的32位 RAM運(yùn)行。RAM寫數(shù)據(jù)通過(guò)輸入終端DIl (通過(guò)LUT 1001A-1001C的復(fù)用器1017A-1017C)提供 給64位RAM,或者通過(guò)輸入終端DIl和DI2提供給兩個(gè)32位RAMdLUT RAM中的RAM寫操作被來(lái) 自復(fù)用器1006的時(shí)鐘信號(hào)CKW及來(lái)自復(fù)用器1007的寫使能信號(hào)肥N所控制，所述RAM寫操作 能夠選擇性地通過(guò)時(shí)鐘使能信號(hào)CE或者寫使能信號(hào)WE。當(dāng)處于移位寄存器模式時(shí)，每個(gè)LUT 作為兩個(gè)16位移位寄存器，或者將兩個(gè)16位移位寄存器串行禪接W形成一個(gè)單獨(dú)的32位移 位寄存器。移入信號(hào)通過(guò)輸入終端DIl和DI2中的一個(gè)或兩個(gè)被提供。16位和32位的移出信 號(hào)可W通過(guò)LUT輸出終端被提供，并且32位的移出信號(hào)還可W通過(guò)LUT輸出終端MC31更直接 地提供。LUT1001A的32位移出信號(hào)MC31還可W通過(guò)輸出選擇復(fù)用器101ID和化E輸出終端 DMUX提供給整體的互連結(jié)構(gòu)W實(shí)現(xiàn)移位寄存器鏈。因此，上述電路和方法可被實(shí)現(xiàn)于例如 圖9和圖10的設(shè)備中，或者任何其他適合的設(shè)備中。
[0067] 現(xiàn)轉(zhuǎn)而參見圖11，其示出了在集成電路中實(shí)現(xiàn)數(shù)據(jù)接收器的方法的流程圖。更具 體地，在步驟1102中，數(shù)據(jù)信號(hào)在集成電路中被接收。在步驟1104中，第一時(shí)鐘和數(shù)據(jù)恢復(fù) 電路被實(shí)現(xiàn)于數(shù)據(jù)接收器內(nèi)W恢復(fù)數(shù)據(jù)信號(hào)的數(shù)據(jù)。在步驟1106中，第二時(shí)鐘和數(shù)據(jù)恢復(fù) 電路被實(shí)現(xiàn)于數(shù)據(jù)接收器內(nèi)W調(diào)整時(shí)鐘相位偏移。
[0068] 現(xiàn)轉(zhuǎn)而參見圖12,其為示出了在集成電路中實(shí)現(xiàn)數(shù)據(jù)接收器的方法的流程圖。更 具體地，在步驟1202中，數(shù)據(jù)信號(hào)在集成電路中被接收。在步驟1204中，第一均衡電路被實(shí) 現(xiàn)于數(shù)據(jù)接收器內(nèi)W恢復(fù)數(shù)據(jù)信號(hào)的數(shù)據(jù)。在步驟1206中，第二均衡電路被實(shí)現(xiàn)于數(shù)據(jù)接 收器內(nèi)W調(diào)整時(shí)鐘相位偏移。
[0069] 圖11和12方法中的各種要素可W采用如前所述的圖1至10的電路或者采用其他適 合的電路來(lái)實(shí)現(xiàn)。雖然描述了方法的特定要素，但應(yīng)當(dāng)理解，所述方法的額外要素或者設(shè)及 該要素的額外細(xì)節(jié)可W按照?qǐng)D1至10所掲示的內(nèi)容來(lái)實(shí)現(xiàn)。
[0070] W下列舉了一些示例，雖然運(yùn)些示例描述了示范性的設(shè)備和/或方法，但是符合本 發(fā)明描述的一個(gè)或者多個(gè)方面的其他W及更多示例可W在不脫離本發(fā)明權(quán)利要求及其他 等價(jià)物所確定的范圍內(nèi)被構(gòu)思。
[0071] 描述了一種實(shí)現(xiàn)在集成電路中的數(shù)據(jù)接收器。所述數(shù)據(jù)接收器包括:接收數(shù)據(jù)信 號(hào)的輸入;被禪接至所述輸入的第一線性均衡電路；用于接收所述數(shù)據(jù)信號(hào)的數(shù)據(jù)的第一 時(shí)鐘和數(shù)據(jù)恢復(fù)電路，其中所述第一時(shí)鐘和數(shù)據(jù)恢復(fù)電路使得能夠產(chǎn)生第一時(shí)鐘信號(hào)，所 述第一時(shí)鐘信號(hào)控制禪接至所述第一線性均衡電路的第一寄存器;被禪接至所述輸入的第 二線性均衡電路，其中所述第二線性均衡器不同于所述第一線性均衡器；W及用于調(diào)整時(shí) 鐘相位偏移的第二時(shí)鐘和數(shù)據(jù)恢復(fù)電路，其中所述第二時(shí)鐘和數(shù)據(jù)恢復(fù)電路使得能夠產(chǎn)生 第二時(shí)鐘信號(hào)，所述第二時(shí)鐘信號(hào)控制禪接至所述第二線性均衡器的第二寄存器。
[0072] 在一些運(yùn)樣的數(shù)據(jù)接收器中，用于接收所述數(shù)據(jù)信號(hào)的數(shù)據(jù)的所述第一時(shí)鐘和數(shù) 據(jù)恢復(fù)電路采用數(shù)據(jù)比特之間的主交叉來(lái)提取所述數(shù)據(jù)信號(hào)中的時(shí)鐘定時(shí)信息。
[0073] 在一些運(yùn)樣的接收器中，所述第一時(shí)鐘和數(shù)據(jù)恢復(fù)電路可W包括Alexander時(shí)鐘 和數(shù)據(jù)恢復(fù)電路。
[0074] 在一些運(yùn)樣的接收器中，用于調(diào)整時(shí)鐘相位偏移的所述第二時(shí)鐘和數(shù)據(jù)恢復(fù)電路 采用數(shù)據(jù)比特之間的次交叉來(lái)提取所述數(shù)據(jù)信號(hào)中的時(shí)鐘定時(shí)信息。
[0075] 在一些運(yùn)樣的接收器中，用于調(diào)整時(shí)鐘相位偏移的所述第二時(shí)鐘和數(shù)據(jù)恢復(fù)電路 可 W包括 Muel Ier-Mul Ier 電路。
[0076] 在一些運(yùn)樣的接收器中，所述第一線性均衡電路可W包括長(zhǎng)尾連續(xù)時(shí)間線性均衡 電路。
[0077] 在一些運(yùn)樣的接收器中，所述第二線性均衡電路可W包括信道反轉(zhuǎn)連續(xù)時(shí)間線性 均衡電路。
[0078] 在一些運(yùn)樣的接收器中，所述接收器可W進(jìn)一步包括判決反饋均衡器，其被禪接 于所述第一線性均衡電路的輸出。
[0079] W下描述的示范性方法大體上設(shè)及在集成電路中實(shí)現(xiàn)一種數(shù)據(jù)接收器。所述方法 可W包括:接收數(shù)據(jù)信號(hào);將所述數(shù)據(jù)信號(hào)禪接至第一線性均衡電路;在所述數(shù)據(jù)接收器中 實(shí)現(xiàn)第一時(shí)鐘和數(shù)據(jù)恢復(fù)電路W恢復(fù)所述數(shù)據(jù)信號(hào)的數(shù)據(jù)，其中所述第一時(shí)鐘和數(shù)據(jù)恢復(fù) 電路使得能夠產(chǎn)生第一時(shí)鐘信號(hào)，所述第一時(shí)鐘信號(hào)控制被禪接至所述第一線性均衡電路 的第一寄存器;將所述數(shù)據(jù)信號(hào)禪接至第二線性均衡電路，其中所述第二線性均衡電路不 同于所述第一線性均衡電路；W及在所述數(shù)據(jù)接收器中實(shí)現(xiàn)第二時(shí)鐘和數(shù)據(jù)恢復(fù)電路W調(diào) 整時(shí)鐘相位偏移，其中所述第二時(shí)鐘和數(shù)據(jù)恢復(fù)電路使得能夠產(chǎn)生第二時(shí)鐘信號(hào)，所述第 二時(shí)鐘信號(hào)控制被禪接至所述第二線性均衡電路的第二寄存器。
[0080] 在一些運(yùn)樣的方法中，所述第一線性均衡電路包括長(zhǎng)尾連續(xù)時(shí)間線性均衡電路。
[0081] 在一些運(yùn)樣的方法中，所述第二線性均衡電路可W包括信道反轉(zhuǎn)連續(xù)時(shí)間線性均 衡電路。
[0082] 在一些運(yùn)樣的方法中，所述第二時(shí)鐘和數(shù)據(jù)恢復(fù)電路不同于所述第一時(shí)鐘和數(shù)據(jù) 恢復(fù)電路。
[0083] 在一些運(yùn)樣的方法中，實(shí)現(xiàn)第一時(shí)鐘和數(shù)據(jù)恢復(fù)電路W恢復(fù)所述數(shù)據(jù)信號(hào)的數(shù)據(jù) 包括實(shí)現(xiàn)Alexander時(shí)鐘和數(shù)據(jù)恢復(fù)電路。
[0084] 在一些運(yùn)樣的方法中，實(shí)現(xiàn)第二時(shí)鐘和數(shù)據(jù)恢復(fù)電路來(lái)調(diào)整時(shí)鐘相位偏移可W包 括實(shí)現(xiàn)Mue 11 er-Mu 11 er時(shí)鐘和數(shù)據(jù)恢復(fù)電路。
[0085] 在一些運(yùn)樣的方法中，所述方法可W進(jìn)一步包括將判決反饋均衡器禪接至所述第 一線性均衡電路的輸出。
[0086] 因此能夠領(lǐng)會(huì)，本發(fā)明描述了在集成電路中實(shí)現(xiàn)數(shù)據(jù)接收器的新電路及方法。本 領(lǐng)域普通技術(shù)人員能夠領(lǐng)會(huì)存在很多體現(xiàn)本發(fā)明公開內(nèi)容的替代方案及等價(jià)物。因此，本 發(fā)明并不受前述實(shí)施例的限制，而僅受權(quán)利要求的限制。
【主權(quán)項(xiàng)】
1. 一種實(shí)現(xiàn)在集成電路中的數(shù)據(jù)接收器，所述數(shù)據(jù)接收器包括： 接收數(shù)據(jù)信號(hào)的輸入； 第一線性均衡電路，其被耦接于所述輸入； 第一時(shí)鐘和數(shù)據(jù)恢復(fù)電路，其被用于接收所述數(shù)據(jù)信號(hào)的數(shù)據(jù)，其中所述第一時(shí)鐘和 數(shù)據(jù)恢復(fù)電路使得能夠產(chǎn)生第一時(shí)鐘信號(hào)，所述第一時(shí)鐘信號(hào)控制被耦接于所述第一線性 均衡電路的第一寄存器； 第二線性均衡電路，其被耦接于所述輸入，其中所述第二線性均衡電路不同于所述第 一線性均衡電路；以及 第二時(shí)鐘和數(shù)據(jù)恢復(fù)電路，其被用于調(diào)整時(shí)鐘相位偏移，其中所述第二時(shí)鐘和數(shù)據(jù)恢 復(fù)電路使得能夠產(chǎn)生第二時(shí)鐘信號(hào)，所述第二時(shí)鐘信號(hào)控制被耦接于所述第二線性均衡電 路的第二寄存器。2. 根據(jù)權(quán)利要求1所述的數(shù)據(jù)接收器，其特征在于，用于接收所述數(shù)據(jù)信號(hào)的數(shù)據(jù)的所 述第一時(shí)鐘和數(shù)據(jù)恢復(fù)電路采用數(shù)據(jù)比特之間的主交叉來(lái)提取所述數(shù)據(jù)信號(hào)中的時(shí)鐘定 時(shí)ig息。3. 根據(jù)權(quán)利要求1或2所述的數(shù)據(jù)接收器，其特征在于，所述第一時(shí)鐘和數(shù)據(jù)恢復(fù)電路 包括Alexander時(shí)鐘和數(shù)據(jù)恢復(fù)電路。4. 根據(jù)權(quán)利要求1至3中任一項(xiàng)所述的數(shù)據(jù)接收器，其特征在于，被用于調(diào)整時(shí)鐘相位 偏移的所述第二時(shí)鐘和數(shù)據(jù)恢復(fù)電路采用數(shù)據(jù)比特之間的次交叉來(lái)提取所述數(shù)據(jù)信號(hào)中 的時(shí)鐘定時(shí)信息。5. 根據(jù)權(quán)利要求1至4中任一項(xiàng)所述的數(shù)據(jù)接收器，其特征在于，被用于調(diào)整時(shí)鐘相位 偏移的所述第二時(shí)鐘和數(shù)據(jù)恢復(fù)電路包括Mue 11 er-Mu 11 er電路。6. 根據(jù)權(quán)利要求1至5中任一項(xiàng)所述的數(shù)據(jù)接收器，其特征在于，所述第一線性均衡電 路包括長(zhǎng)尾連續(xù)時(shí)間線性均衡電路。7. 根據(jù)權(quán)利要求1至6中任一項(xiàng)所述的數(shù)據(jù)接收器，其特征在于，所述第二線性均衡電 路包括信道反轉(zhuǎn)連續(xù)時(shí)間線性均衡電路。8. 根據(jù)權(quán)利要求1至7中任一項(xiàng)所述的數(shù)據(jù)接收器，其特征在于，進(jìn)一步包括判決反饋 均衡器，其被耦接于所述第一線性均衡電路的輸出。9. 一種用于將數(shù)據(jù)接收器實(shí)現(xiàn)在集成電路中的方法，所述方法包括： 接收數(shù)據(jù)信號(hào)； 將所述數(shù)據(jù)信號(hào)耦接至第一線性均衡電路； 在所述數(shù)據(jù)接收器中實(shí)現(xiàn)第一時(shí)鐘和數(shù)據(jù)恢復(fù)電路以恢復(fù)所述數(shù)據(jù)信號(hào)的數(shù)據(jù)，其中 所述第一時(shí)鐘和數(shù)據(jù)恢復(fù)電路使得能夠產(chǎn)生第一時(shí)鐘信號(hào)，所述第一時(shí)鐘信號(hào)控制被耦接 于所述第一線性均衡電路的第一寄存器； 將所述數(shù)據(jù)信號(hào)耦接至第二線性均衡電路，其中所述第二線性均衡電路不同于所述第 一線性均衡電路；以及 在所述數(shù)據(jù)接收器中實(shí)現(xiàn)第二時(shí)鐘和數(shù)據(jù)恢復(fù)電路以調(diào)整時(shí)鐘相位偏移，其中所述第 二時(shí)鐘和數(shù)據(jù)恢復(fù)電路使得能夠產(chǎn)生第二時(shí)鐘信號(hào)，所述第二時(shí)鐘信號(hào)控制被耦接于所述 第二線性均衡電路的第二寄存器。10. 根據(jù)權(quán)利要求9所述的方法，其特征在于，所述第一線性均衡電路包括長(zhǎng)尾連續(xù)時(shí) 間線性均衡電路。11. 根據(jù)權(quán)利要求9或10所述的方法，其特征在于，所述第二線性均衡電路包括信道反 轉(zhuǎn)連續(xù)時(shí)間線性均衡電路。12. 根據(jù)權(quán)利要求9至11中任一項(xiàng)所述的方法，其特征在于，所述第二時(shí)鐘和數(shù)據(jù)恢復(fù) 電路不同于所述第一時(shí)鐘和數(shù)據(jù)恢復(fù)電路。13. 根據(jù)權(quán)利要求9至12中任一項(xiàng)所述的方法，其特征在于，實(shí)現(xiàn)第一時(shí)鐘和數(shù)據(jù)恢復(fù) 電路以恢復(fù)所述數(shù)據(jù)信號(hào)的數(shù)據(jù)包括:實(shí)現(xiàn)Alexander時(shí)鐘和數(shù)據(jù)恢復(fù)電路。14. 根據(jù)權(quán)利要求9至13中任一項(xiàng)所述的方法，其特征在于，實(shí)現(xiàn)第二時(shí)鐘和數(shù)據(jù)恢復(fù) 電路以調(diào)整時(shí)鐘相位偏移包括:實(shí)現(xiàn)Mue 11 er-Mu 11 er時(shí)鐘和數(shù)據(jù)恢復(fù)電路。15. 根據(jù)權(quán)利要求9所述的方法，其特征在于，進(jìn)一步包括:將判決反饋均衡器耦接至所 述第一線性均衡電路的輸出。
【文檔編號(hào)】H04L7/033GK105830386SQ201480069876
【公開日】2016年8月3日
【申請(qǐng)日】2014年12月10日
【發(fā)明人】C-H·謝, K-Y·張, J·薩沃杰
【申請(qǐng)人】賽靈思公司