時(shí)鐘同步設(shè)備及基站系統(tǒng)的制作方法
【專(zhuān)利摘要】一種時(shí)鐘同步設(shè)備及基站系統(tǒng)，包括微控制器、數(shù)模轉(zhuǎn)換器、恒溫晶體振蕩器、比較器及IRIG?B編解碼器；所述IRIG?B編解碼器包括解碼輸入接口、解碼輸出接口、編碼輸入接口及編碼輸出接口；所述數(shù)模轉(zhuǎn)換器的輸入端與所述微控制器的輸出接口連接、輸出端與所述恒溫晶體振蕩器的輸入端連接；所述恒溫晶體振蕩器的輸出端與所述比較低的第一輸入端、所述編碼輸入接口連接；所述比較器的第二輸入端與所述解碼輸出接口連接；所述比較器的結(jié)果輸出端連接所述微控制器的輸入接口。該時(shí)鐘同步設(shè)備及基站系統(tǒng)，兼容性好。
【專(zhuān)利說(shuō)明】
時(shí)鐘同步設(shè)備及基站系統(tǒng)
技術(shù)領(lǐng)域
[0001]本發(fā)明涉及配電網(wǎng)時(shí)間同步技術(shù)領(lǐng)域，尤其涉及一種時(shí)鐘同步設(shè)備及基站系統(tǒng)。
【背景技術(shù)】
[0002]在配電網(wǎng)的時(shí)間同步系統(tǒng)中，IRIG_B(InterRange Instrumentat1n Group，一種串行時(shí)間碼)碼被廣泛應(yīng)用于同步時(shí)間信號(hào)的傳輸。應(yīng)用于配電網(wǎng)的LTE(Long TermEvolut 1n，長(zhǎng)期演進(jìn))通信系統(tǒng)的時(shí)鐘同步接口除了衛(wèi)星授時(shí)接口外還包括PTP(Precis1n Time Protocol，精確時(shí)間協(xié)議)接口、1PPS+T0D(1 Pulse Per Second，秒脈沖;TOD協(xié)議)接口、DCLS接口等。現(xiàn)有的時(shí)鐘同步設(shè)備提供有TTL(Transistor TransistorLogic，晶體管-晶體管邏輯)、光纖等種類(lèi)的接口實(shí)現(xiàn)IRIG-B碼的傳輸。
[0003]通過(guò)上述方式實(shí)現(xiàn)IRIG-B碼的傳輸功能，在實(shí)現(xiàn)時(shí)鐘同步的過(guò)程中存在兼容性問(wèn)題。

【發(fā)明內(nèi)容】

[0004]基于此，為了提高配電網(wǎng)通信系統(tǒng)與時(shí)間同步系統(tǒng)的兼容性，有必要提供一種兼容性好的時(shí)鐘同步設(shè)備及基站系統(tǒng)。
[0005]—種時(shí)鐘同步設(shè)備，包括微控制器、數(shù)模轉(zhuǎn)換器、恒溫晶體振蕩器、比較器及IRIG-B編解碼器;所述IRIG-B編解碼器包括解碼輸入接口、解碼輸出接口、編碼輸入接口及編碼輸出接口；
[0006]所述數(shù)模轉(zhuǎn)換器的輸入端與所述微控制器的輸出接口連接、輸出端與所述恒溫晶體振蕩器的輸入端連接;所述恒溫晶體振蕩器的輸出端與所述比較低的第一輸入端、所述編碼輸入接口連接;所述比較器的第二輸入端與所述解碼輸出接口連接;所述比較器的結(jié)果輸出端連接所述微控制器的輸入接口。
[0007]—種基站系統(tǒng)，包括射頻拉遠(yuǎn)系統(tǒng)及與所述頻拉遠(yuǎn)系統(tǒng)連接的基帶處理系統(tǒng)；所述基帶處理系統(tǒng)包括上述的時(shí)鐘同步設(shè)備。
[0008]上述時(shí)鐘同步設(shè)備及基站系統(tǒng)，在完成時(shí)鐘同步時(shí)，IRIG-B編解碼器通過(guò)所述解碼輸入接口接收編碼數(shù)據(jù)，并對(duì)所述編碼數(shù)據(jù)進(jìn)行解碼得到時(shí)間信息及秒脈沖；比較器判斷所述秒脈沖與所述恒溫晶體振蕩器輸出的脈沖信號(hào)的相位差是否在小于預(yù)設(shè)閾值得到判斷結(jié)果;微控制器根據(jù)所述判斷結(jié)果通過(guò)調(diào)節(jié)所述數(shù)模轉(zhuǎn)換器的電壓大小使得所述恒溫晶體振蕩器輸出所述相位差小于所述預(yù)設(shè)閾值的馴服信號(hào)；最后，IRIG-B編解碼器對(duì)所述馴服信號(hào)及所述時(shí)間信息進(jìn)行編碼得到輸出數(shù)據(jù)，并通過(guò)所述編碼輸出接口輸出所述輸出數(shù)據(jù)。可以通過(guò)該輸出數(shù)據(jù)對(duì)其它設(shè)備進(jìn)行授時(shí)，以達(dá)到與其它設(shè)備時(shí)鐘同步的目的，由于該設(shè)備包括解碼輸入接口及編碼輸出接口，且通過(guò)所述解碼輸入接口接收編碼數(shù)據(jù)，通過(guò)所述編碼輸出接口輸出所述輸出數(shù)據(jù)，因此，其兼容性好。
【附圖說(shuō)明】
[0009]圖1為一實(shí)施例的時(shí)鐘同步設(shè)備的結(jié)構(gòu)圖；
[0010]圖2為圖1的時(shí)鐘同步設(shè)備的一個(gè)應(yīng)用場(chǎng)景圖；
[0011]圖3為圖1的時(shí)鐘同步設(shè)備的另一個(gè)應(yīng)用場(chǎng)景圖；
[0012]圖4為一實(shí)施例的基站系統(tǒng)的結(jié)構(gòu)圖。
【具體實(shí)施方式】
[0013]為了便于理解本發(fā)明，下面將參照相關(guān)附圖對(duì)本發(fā)明進(jìn)行更全面的描述。附圖中給出了本發(fā)明的較佳的實(shí)施例。但是，本發(fā)明可以以許多不同的形式來(lái)實(shí)現(xiàn)，并不限于本文所描述的實(shí)施例。相反地，提供這些實(shí)施例的目的是使對(duì)本發(fā)明的公開(kāi)內(nèi)容的理解更加透徹全面。
[0014]除非另有定義，本文所使用的所有的技術(shù)和科學(xué)術(shù)語(yǔ)與屬于本發(fā)明的技術(shù)領(lǐng)域的技術(shù)人員通常理解的含義相同。本文中在本發(fā)明的說(shuō)明書(shū)中所使用的術(shù)語(yǔ)只是為了描述具體的實(shí)施例的目的，不是旨在于限制本發(fā)明。本文所使用的術(shù)語(yǔ)“或/和”包括一個(gè)或多個(gè)相關(guān)的所列項(xiàng)目的任意的和所有的組合。
[0015]如圖1所示，為本發(fā)明一實(shí)施例的時(shí)鐘同步設(shè)備，包括微控制器110、數(shù)模轉(zhuǎn)換器130、恒溫晶體振蕩器150、比較器(圖未示)、IRIG-B編解碼器(圖未示)、解碼輸入接口 IRIG-B_in、解碼輸出接口(圖未示)、編碼輸入接口(圖未示)及編碼輸出接口 IRIG-B_out。
[0016]所述數(shù)模轉(zhuǎn)換器130的輸入端與所述微控制器110的輸出接口連接、輸出端與所述恒溫晶體振蕩器150的輸入端連接;所述恒溫晶體振蕩器150的輸出端與所述比較器的第一輸入端、所述解碼輸入接口連接;所述比較器的第二輸入端與所述解碼輸出接口連接，所述比較器的結(jié)果輸出端連接所述微控制器110的輸入接口。
[0017]所述IRIG-B編解碼器，用于通過(guò)所述解碼輸入接口IRIG-Bjn接收編碼數(shù)據(jù)，并對(duì)所述編碼數(shù)據(jù)進(jìn)行解碼得到時(shí)間信息及秒脈沖。編碼數(shù)據(jù)可以為經(jīng)過(guò)衛(wèi)星授時(shí)的主時(shí)鐘利用IRIG-B碼接口發(fā)送的時(shí)間信息及秒脈沖。
[0018]所述比較器，用于判斷所述秒脈沖與所述恒溫晶體振蕩器150輸出的脈沖信號(hào)的相位差是否在小于預(yù)設(shè)閾值得到判斷結(jié)果。
[0019]所述微控制器110，用于根據(jù)所述判斷結(jié)果通過(guò)調(diào)節(jié)所述數(shù)模轉(zhuǎn)換器130的電壓大小使得所述恒溫晶體振蕩器150輸出所述相位差小于所述預(yù)設(shè)閾值的馴服信號(hào)。其中，預(yù)設(shè)閾值為預(yù)設(shè)的一個(gè)很小的值，如10—12，使得恒溫晶體振蕩器150輸出與秒脈沖基本一致的脈沖信號(hào)，即為馴服信號(hào)。
[0020]所述IRIG-B編解碼器，還用對(duì)所述馴服信號(hào)及所述時(shí)間信息進(jìn)行編碼得到輸出數(shù)據(jù)，并通過(guò)所述編碼輸出接口 IRIG-B_out輸出所述輸出數(shù)據(jù)。
[0021]由于接收到的秒脈沖為經(jīng)?？赡苁菙鄶嗬m(xù)續(xù)的信號(hào)而無(wú)法長(zhǎng)時(shí)間提供時(shí)鐘信號(hào)，將馴服信號(hào)代替秒脈沖，并將馴服信號(hào)及所述時(shí)間信息進(jìn)行編碼得到輸出數(shù)據(jù)，并通過(guò)所述編碼輸出接口 IRIG-B_out輸出所述輸出數(shù)據(jù)。如此，可以通過(guò)恒溫晶體振蕩器150產(chǎn)生自身的時(shí)鐘信號(hào)即馴服信號(hào)，并將該馴服信號(hào)代替秒脈沖打包發(fā)送至其它設(shè)備進(jìn)行授時(shí)。
[0022]上述時(shí)鐘同步設(shè)備的應(yīng)用場(chǎng)景如圖2所示，該時(shí)鐘同步設(shè)備設(shè)置于基站上，IRIG-B編解碼器通過(guò)所述解碼輸入接口 IRIG-Bjn接收編碼數(shù)據(jù)，并對(duì)所述編碼數(shù)據(jù)進(jìn)行解碼得到時(shí)間信息及秒脈沖。編碼數(shù)據(jù)為經(jīng)過(guò)衛(wèi)星授時(shí)的主時(shí)鐘利用IRIG-B碼接口發(fā)送的時(shí)間信息及秒脈沖。
[0023]上述時(shí)鐘同步設(shè)備，在完成時(shí)鐘同步時(shí)，IRIG-B編解碼器通過(guò)所述解碼輸入接口IRIG-Bjn接收編碼數(shù)據(jù)，并對(duì)所述編碼數(shù)據(jù)進(jìn)行解碼得到時(shí)間信息及秒脈沖；比較器確定所述秒脈沖與所述恒溫晶體振蕩器150輸出的脈沖信號(hào)的相位差是否在小于預(yù)設(shè)閾值得到判斷結(jié)果;微控制器110根據(jù)所述判斷結(jié)果通過(guò)調(diào)節(jié)所述數(shù)模轉(zhuǎn)換器130的電壓大小使得所述恒溫晶體振蕩器150輸出所述相位差小于所述預(yù)設(shè)閾值的馴服信號(hào)；最后，IRIG-B編解碼器對(duì)所述馴服信號(hào)及所述時(shí)間信息進(jìn)行編碼得到輸出數(shù)據(jù)，并通過(guò)所述編碼輸出接口IRIG-B_out輸出所述輸出數(shù)據(jù)?？梢酝ㄟ^(guò)該輸出數(shù)據(jù)對(duì)其它設(shè)備進(jìn)行授時(shí)，以達(dá)到與其它設(shè)備時(shí)鐘同步的目的，由于該設(shè)備包括解碼輸入接口 IRIG-Bjn及編碼輸出接口 IRIG-B_out，且通過(guò)所述解碼輸入接口 IRIG-Bjn接收編碼數(shù)據(jù)，通過(guò)所述編碼輸出接口 IRIG_B_out輸出所述輸出數(shù)據(jù)，因此，其兼容性好。
[0024]在其中一個(gè)實(shí)施例中，所述比較器及IRIG-B編解碼器集成在FPGA(Field-Programmable Gate Array，即現(xiàn)場(chǎng)可編程門(mén)陣列)平臺(tái)170上;所述FPGA平臺(tái)170與所述微控制器110通信連接。可以理解地，在其它實(shí)施例中，比較器及IRIG-B編解碼器也可以通過(guò)其它可編程器件實(shí)現(xiàn)。
[0025]在其中一個(gè)實(shí)施例中，還包括衛(wèi)星接收器120。所述FPGA平臺(tái)170還包括UART(通用異步收發(fā)傳輸器，Universal Asynchronous Receiver/Transmitter)接口及時(shí)鐘接口。所述衛(wèi)星接收器120通過(guò)所述UART接口及所述時(shí)鐘接口與所述衛(wèi)星接收器120連接。所述衛(wèi)星接收器120，用于接收時(shí)間信息及秒脈沖。其中，UART接口傳輸時(shí)間信息，時(shí)鐘接口傳輸秒脈沖。
[0026]請(qǐng)結(jié)合參閱圖3，該時(shí)鐘同步設(shè)備設(shè)置于基站上，本實(shí)施例的應(yīng)用場(chǎng)景還可以包括:通過(guò)衛(wèi)星接收器120接收時(shí)間信息及秒脈沖，然后再通過(guò)比較器確定所述秒脈沖與所述恒溫晶體振蕩器150輸出的脈沖信號(hào)的相位差是否在小于預(yù)設(shè)閾值得到判斷結(jié)果;最后，微控制器110根據(jù)所述判斷結(jié)果通過(guò)調(diào)節(jié)所述數(shù)模轉(zhuǎn)換器130的電壓大小使得所述恒溫晶體振蕩器150輸出所述相位差小于所述預(yù)設(shè)閾值的馴服信號(hào)。如此，實(shí)現(xiàn)通過(guò)衛(wèi)星接收器120對(duì)本申請(qǐng)的時(shí)鐘同步系統(tǒng)進(jìn)行授時(shí)，達(dá)到與衛(wèi)星時(shí)鐘同步的目的。進(jìn)一步地，還可以通過(guò)IRIG-B編解碼器對(duì)所述馴服信號(hào)及所述時(shí)間信息進(jìn)行編碼得到輸出數(shù)據(jù)，并通過(guò)所述編碼輸出接口輸出所述輸出數(shù)據(jù)。通過(guò)該輸出數(shù)據(jù)對(duì)其它設(shè)備進(jìn)行授時(shí)，以達(dá)到與其它設(shè)備時(shí)鐘同步的目的。
[0027]請(qǐng)繼續(xù)參閱圖1，在其中一個(gè)實(shí)施例中，還包括光收發(fā)器140。光收發(fā)器140通過(guò)所述解碼輸入接口 IRIG-Bjn及所述編碼輸出接口 IRIG-B_out與所述FPGA平臺(tái)170連接。如此，通過(guò)光收發(fā)器140接收編碼數(shù)據(jù)或發(fā)送輸出數(shù)據(jù)。
[0028]進(jìn)一步地，還包括連接在所述光收發(fā)器140及所述FPGA平臺(tái)170之間的緩沖器160，。如此，實(shí)現(xiàn)編碼數(shù)據(jù)或輸出數(shù)據(jù)對(duì)應(yīng)的信號(hào)的電平轉(zhuǎn)換，以及外部信號(hào)的驅(qū)動(dòng)或緩沖。
[0029]在其中一個(gè)實(shí)施例中，所述微控制器110的型號(hào)為STM32F207。
[0030]在其中一個(gè)實(shí)施例中，所述FPGA平臺(tái)170的型號(hào)為EP2C8Q208I8。
[0031]在其中一個(gè)實(shí)施例中，所述微控制器110的輸出接口包括SPKSerial PeripheralInterface，串行外設(shè)接口)接口。所述微控制器110通過(guò)所述SPI接口與所述數(shù)模轉(zhuǎn)換器130連接。如此，實(shí)現(xiàn)微控制器110與數(shù)模轉(zhuǎn)換器130的連接。
[0032]在其中一個(gè)實(shí)施例中，所述微控制器110還包括可變靜態(tài)存儲(chǔ)控制器。所述可變靜態(tài)存儲(chǔ)控制器通過(guò)FSMC總線與所述FPGA平臺(tái)170通信連接。如此，實(shí)現(xiàn)微控制器110與FPGA平臺(tái)170的通信連接。
[0033]在其中一個(gè)實(shí)施例中，所述微控制器110包括模數(shù)轉(zhuǎn)換模塊ADC，所述數(shù)模轉(zhuǎn)換模塊ADC的輸入端與數(shù)模轉(zhuǎn)換器130的輸出端連接。模數(shù)轉(zhuǎn)換模塊ADC用于獲取所述數(shù)模轉(zhuǎn)換器130的輸出電壓。所述微控制器110根據(jù)所述數(shù)模轉(zhuǎn)換器130的輸出電壓及所述判斷結(jié)果通過(guò)調(diào)節(jié)所述數(shù)模轉(zhuǎn)換器130的電壓大小，使得所述恒溫晶體振蕩器150輸出所述相位差小于所述預(yù)設(shè)閾值的馴服信號(hào)。
[0034]在其中一個(gè)具體實(shí)施例中，微控制器110通過(guò)FSMC(Flexible Static MemoryContro11 er，可變靜態(tài)存儲(chǔ)控制器)總線接收FPGA平臺(tái)170的比較器的判斷結(jié)果，通過(guò)模數(shù)轉(zhuǎn)換模塊ADC獲取所述數(shù)模轉(zhuǎn)換器130的輸出電壓;微控制器110根據(jù)所述判斷結(jié)果及所述輸出電壓發(fā)送電壓調(diào)節(jié)信號(hào)至數(shù)模轉(zhuǎn)換器130。數(shù)模轉(zhuǎn)換器130根據(jù)所述電壓調(diào)節(jié)信號(hào)輸出電壓至恒溫晶體振蕩器150以對(duì)恒溫晶體振蕩器150輸出的脈沖信號(hào)進(jìn)行調(diào)節(jié)，最終，使得脈沖信號(hào)為基本與秒脈沖一致的馴服信號(hào)。
[0035]如圖4所示，本發(fā)明還提供一種基站系統(tǒng)，包括射頻拉遠(yuǎn)系統(tǒng)RRU及與所述頻拉遠(yuǎn)系統(tǒng)RRU連接的基帶處理系統(tǒng)BBU。所述基帶處理系統(tǒng)BBU包括上述的時(shí)鐘同步設(shè)備。
[0036]由于該基站系統(tǒng)包括上述的時(shí)鐘同步設(shè)備，因此，該基站系統(tǒng)具備上述時(shí)鐘同步設(shè)備的有益效果。
[0037]以上實(shí)施例僅表達(dá)了本發(fā)明的幾種實(shí)施方式，其描述較為具體和詳細(xì)，但并不能因此而理解為對(duì)本發(fā)明專(zhuān)利范圍的限制。應(yīng)當(dāng)指出的是，對(duì)于本領(lǐng)域的普通技術(shù)人員來(lái)說(shuō)，在不脫離本發(fā)明構(gòu)思的前提下，還可以做出多個(gè)變形和改進(jìn)，這些都屬于本發(fā)明的保護(hù)范圍。因此，本發(fā)明專(zhuān)利的保護(hù)范圍應(yīng)以所附權(quán)利要求為準(zhǔn)。
【主權(quán)項(xiàng)】
1.一種時(shí)鐘同步設(shè)備，其特征在于，包括微控制器、數(shù)模轉(zhuǎn)換器、恒溫晶體振蕩器、比較器及IRIG-B編解碼器;所述IRIG-B編解碼器包括解碼輸入接口、解碼輸出接口、編碼輸入接口及編碼輸出接口； 所述數(shù)模轉(zhuǎn)換器的輸入端與所述微控制器的輸出接口連接、輸出端與所述恒溫晶體振蕩器的輸入端連接;所述恒溫晶體振蕩器的輸出端與所述比較器的第一輸入端、所述編碼輸入接口連接，所述比較器的第二輸入端與所述解碼輸出接口連接，所述比較器的輸出端連接所述微控制器的輸入接口。2.根據(jù)權(quán)利要求1所述的時(shí)鐘同步設(shè)備，其特征在于，所述比較器及IRIG-B編解碼器集成在FPGA平臺(tái)上;所述FPGA平臺(tái)與所述微控制器通信連接。3.根據(jù)權(quán)利要求2所述的時(shí)鐘同步設(shè)備，其特征在于，還包括衛(wèi)星接收器;所述FPGA平臺(tái)還包括UART接口及時(shí)鐘接口 ；所述衛(wèi)星接收器通過(guò)所述UART接口及所述時(shí)鐘接口與所述衛(wèi)星接收器連接。4.根據(jù)權(quán)利要求2所述的時(shí)鐘同步設(shè)備，其特征在于，還包括光收發(fā)器，所述光收發(fā)器通過(guò)所述解碼輸入接口及所述編碼輸出接口與所述FPGA平臺(tái)連接。5.根據(jù)權(quán)利要求4所述的時(shí)鐘同步設(shè)備，其特征在于，還包括連接在所述光收發(fā)器及所述FPGA平臺(tái)之間的緩沖器。6.根據(jù)權(quán)利要求2所述的時(shí)鐘同步設(shè)備，其特征在于，所述微控制器的型號(hào)為STM32F207 ；所述 FPGA 平臺(tái)的型號(hào)為 EP2C8Q208I8。7.根據(jù)權(quán)利要求2所述的時(shí)鐘同步設(shè)備，其特征在于，所述微控制器還包括可變靜態(tài)存儲(chǔ)控制器;所述可變靜態(tài)存儲(chǔ)控制器通過(guò)FSMC總線與所述FPGA平臺(tái)通信連接。8.根據(jù)權(quán)利要求1所述的時(shí)鐘同步設(shè)備，其特征在于，所述微控制器的輸出接口包括SPI接口 ；所述微控制器通過(guò)所述SPI接口與所述數(shù)模轉(zhuǎn)換器連接。9.根據(jù)權(quán)利要求1所述的時(shí)鐘同步設(shè)備，其特征在于，所述微控制器包括模數(shù)轉(zhuǎn)換模塊，所述模數(shù)轉(zhuǎn)換模塊的輸入端與所述數(shù)模轉(zhuǎn)換器的輸出端連接。10.—種基站系統(tǒng)，包括射頻拉遠(yuǎn)系統(tǒng)及與所述頻拉遠(yuǎn)系統(tǒng)連接的基帶處理系統(tǒng);所述基帶處理系統(tǒng)包括權(quán)利要求1-9任意一項(xiàng)所述的時(shí)鐘同步設(shè)備。
【文檔編號(hào)】H02J13/00GK105933974SQ201610389781
【公開(kāi)日】2016年9月7日
【申請(qǐng)日】2016年6月3日
【發(fā)明人】朱海龍, 張國(guó)翊, 文安, 金鑫, 連偉華, 楊俊權(quán), 陳新南, 趙曼勇, 黃維芳, 魏承志, 周紅陽(yáng), 吳超宇, 羅洋, 牟敏, 劉琨
【申請(qǐng)人】中國(guó)南方電網(wǎng)有限責(zé)任公司