一種跟蹤器硬件平臺系統(tǒng)的制作方法
【專利摘要】本發(fā)明公開了一種跟蹤器硬件平臺系統(tǒng)，包括底板和子板，底板上設置有電源插座、排針雙口、DSP和FPGA，電源插座輸入+5V電壓，電源插座功率小于20W，DSP為TI公司的TMS320C6201芯片，F(xiàn)PGA為Xilinx公司的XC5VSX95T芯片，排針雙口和DSP均與FPGA通信連接，子板上設置有網(wǎng)口PHY芯片，用于與DSP的GMII接口通信，子板與底板之間通過一組TOLC/SOLC通信，底板和子板上還分別設置有一組CAMERALINK接口，底板上的CAMERALINK接口與FPGA通信，子板上的CAMERALINK接口與SOLC通信。本發(fā)明結合了DSP和FPGA的優(yōu)勢，能夠完成對數(shù)字視頻信號的連續(xù)采集、儲存和分析，而且其速度快、易于調試、成本較低。
【專利說明】
一種跟蹤器硬件平臺系統(tǒng)
技術領域
[0001]本發(fā)明涉及視頻信號處理技術領域，具體的涉及一種跟蹤器硬件平臺系統(tǒng)。
【背景技術】
[0002]隨著工業(yè)化水平和科學技術的不斷發(fā)展，人們可能過視頻跟蹤系統(tǒng)實現(xiàn)對現(xiàn)場的遠程實時監(jiān)控。在視頻跟蹤系統(tǒng)中，對視頻信號的連續(xù)采集、貯存和發(fā)析是其核心技術?，F(xiàn)有技術中一般是都過ARM、DSP來實現(xiàn)的，但隨著各種視頻質量的不斷提高、壓縮格式的不斷改進，對圖像數(shù)據(jù)處理的運算速度也來斷提高，現(xiàn)有技術就其實時性、并形性和穩(wěn)定性，都無法滿足需求。

【發(fā)明內容】

[0003]針對上述現(xiàn)有技術存在的問題，本發(fā)明在現(xiàn)有技術基礎之上作進一步改進，本發(fā)明涉及一種跟蹤器硬件平臺系統(tǒng)，本發(fā)明結合了 DSP和FPGA的優(yōu)勢，能夠完成對數(shù)字視頻信號的連續(xù)采集、儲存和分析，而且其速度快、易于調試、成本較低。
[0004]本發(fā)明通過以下技術方案實現(xiàn)上述發(fā)明目的。
[0005]—種跟蹤器硬件平臺系統(tǒng)，包括底板和子板，所述底板上設置有電源插座、排針雙口、DSP和FPGA，所述電源插座輸入+5V電壓，電源插座功率小于20W，所述DSP為TI公司的TMS320C6201芯片，所述FPGA為Xilinx公司的XC5VSX95T芯片，所述排針雙口和DSP均與FPGA通信連接，所述子板上設置有網(wǎng)口 PHY芯片，用于與DSP的GMII接口通信，所述子板與底板之間通過一組T0LC/S0LC通信，所述底板和子板上還分別設置有一組CAMERALINK接口，底板上的CAMERALINK接口與FPGA通信，子板上的CAMERALINK接口與SOLC通信。
[0006]本發(fā)明結合了DSP和FPGA的優(yōu)勢，其中DSP選用TI公司的TMS320C6201芯片，該芯片具有大容量的片內存儲器和大范圍的尋址能力，很適用于數(shù)字音頻采集和儲存。FPGA選用Xi I inx公司的XC5VSX95T芯片，功耗小，成本低，調試較為方便。排針雙口便于不同路數(shù)據(jù)儲存?zhèn)鬏?，視頻信號經(jīng)CAMERALINK接口輸入子板和底板，提高了本發(fā)明的通用性。子板上設置由網(wǎng)口 PHY芯片，底板與子板之間由T0LC/S0LC，使本發(fā)明對外傳輸速度快。
[0007]進一步的，所述DSP外接8片DDR3芯片，每4片為一組，每組內存共512MB，保障本發(fā)明的儲存能力。
[0008]進一步的，所述DSP的GPMC總線外接一片2Gb的NandFlash芯片，所述2Gb的NandFlash 芯片的型號為 K9F2G08U0B-PIB0。
[0009]進一步的，所述DSP的SPI上接有一片SPI接口的Eeprom，作為DSP代碼啟動，設計時采用開發(fā)板型號，方便調試，不用更改驅動，DSP的I2C上接有一片I2C0接□的Eeprom，容量256Kb，設計時采用開發(fā)板型號，I2C1不用。
[0010]進一步的，所述DSP的EMACO經(jīng)連接器與子板上的網(wǎng)絡PHY芯片連接。
[0011]進一步的，所述DSP的VideoO的輸入/輸出總線、Videol的輸入/輸出總線均連接到FPGA，DSP的PCIE總線連接FPGA的高速接口，DSP的GPMC總線連接FPGA的1口，DSP的至少一個GP1線連到FPGA的1 口。
[0012]進一步的，所述FPGA外掛一片RS232電平芯片后連接排針雙口的一個排針串口，F(xiàn)PGA外掛一片RS422電平芯片后連接排針雙口的另一個排針串口。
[0013]進一步的，還包括27MHz晶振、32.768KHz晶振、25MHz晶振以及50MHz晶振，其中，27MHz晶振為DSP的DEV_MX1、DEV_MX0提供時鐘，其原因為DSP要求時鐘幅度為1.8V，如果用晶振則需加降幅芯片。其中，32.768KHZ晶振，經(jīng)電阻后為DSP的RTC時鐘腳CLKIN32提供時鐘，25MHz晶振經(jīng)時鐘芯片倍頻后為DSP的PCIE時鐘Serdes_clk和FPGA的高速接口提供時鐘，實現(xiàn)PCIE通信，50MHz晶振，經(jīng)時鐘芯片為FPGA提供時鐘。
[0014]本發(fā)明與現(xiàn)有技術相比，至少具有以下益效果:
本發(fā)明結合了 DSP和FPGA的優(yōu)勢，能夠完成對數(shù)字視頻信號的連續(xù)采集、儲存和分析，而且其速度快、易于調試、成本較低。DSP的SPI上接有一片SPI接口的Eeprom，作為DSP代碼啟動，設計時采用開發(fā)板型號，方便調試，不用更改驅動。
【附圖說明】
[0015]此處所說明的附圖用來提供對本發(fā)明實施例的進一步理解，構成本申請的一部分，并不構成對本發(fā)明實施例的限定。在附圖中:
圖1為本發(fā)明的原理框圖；
圖2為本發(fā)明的時鐘分配示意圖。
【具體實施方式】
[0016]為使本發(fā)明的目的、技術方案和優(yōu)點更加清楚明白，下面結合實施例和附圖，對本發(fā)明作進一步的詳細說明，本發(fā)明的示意性實施方式及其說明僅用于解釋本發(fā)明，并不作為對本發(fā)明的限定。
[0017]實施例1:
如圖1所示，一種跟蹤器硬件平臺系統(tǒng)，包括底板和子板，底板上設置有電源插座、排針雙口、DSP和FPGA，電源插座輸入+ 5V電壓，電源插座功率小于20W，DSP為TI公司的TMS320C6201芯片，F(xiàn)PGA為Xi I inx公司的XC5VSX95T芯片，排針雙口和DSP均與FPGA通信連接，子板上設置有網(wǎng)口PHY芯片，用于與DSP的GMII接口通信，子板與底板之間通過一組T0LC/S0LC通信，底板和子板上還分別設置有一組CAMERALINK接口，底板上的CAMERALINK接口與FPGA通信，子板上的CAMERALINK接口與SOLC通信。
[0018]本發(fā)明結合了DSP和FPGA的優(yōu)勢，其中DSP選用TI公司的TMS320C6201芯片，該芯片具有大容量的片內存儲器和大范圍的尋址能力，很適用于數(shù)字音頻采集和儲存。FPGA選用Xi I inx公司的XC5VSX95T芯片，功耗小，成本低，調試較為方便。排針雙口便于不同路數(shù)據(jù)儲存?zhèn)鬏?，視頻信號經(jīng)CAMERALINK接口輸入子板和底板，提高了本發(fā)明的通用性。子板上設置由網(wǎng)口 PHY芯片，底板與子板之間由T0LC/S0LC，使本發(fā)明對外傳輸速度快。
[0019]實施例2:
本實施例是在上述實施例基礎上做的進一步改進，如圖1所示，在本實施例中，DSP外接8片DDR3芯片，每4片為一組，每組內存共512MB，保障本發(fā)明的儲存能力。DSP的GPMC總線外接一片2Gb的NandFlash芯片，所述2Gb的NandFlash芯片的型號為K9F2G08U0B-PIB0 JSP的SPI上接有一片SPI接口的Eeprom，作為DSP代碼啟動，設計時采用開發(fā)板型號，方便調試，不用更改驅動，DSP的I2C上接有一片I2C0接口的Eeprom，容量256Kb，設計時采用開發(fā)板型號，I2C1不用。
[0020]實施例3:
本實施例是在上述實施例基礎上做的進一步改進，如圖1所示，在本實施例中，DSP的EMACO經(jīng)連接器與子板上的網(wǎng)絡PHY芯片連接。DSP的VideoO的輸入/輸出總線、Videol的輸入/輸出總線均連接到FPGA，DSP的PCIE總線連接FPGA的高速接口，DSP的GPMC總線連接FPGA的1口，DSP的至少一個GP1線連到FPGA的1口 APGA外掛一片RS232電平芯片后連接排針雙口的一個排針串口，F(xiàn)PGA外掛一片RS422電平芯片后連接排針雙口的另一個排針串口。
[0021]實施例4:
本實施例是在上述實施例基礎上做的進一步改進，如圖1所示，在本實施例中，本發(fā)明還板載有27MHz晶振、32.768KHz晶振、25MHz晶振以及50MHz晶振，其中，27MHz晶振為DSP的DEV_MX1、DEV_MX0提供時鐘，其原因為DSP要求時鐘幅度為1.8V，如果用晶振則需加降幅芯片。其中，32.768KHz晶振，經(jīng)電阻后為DSP的RTC時鐘腳CLKIN32提供時鐘，25MHz晶振經(jīng)時鐘芯片倍頻后為DSP的PCIE時鐘Serdes_clk和FPGA的高速接口提供時鐘，實現(xiàn)PCIE通信，50MHz晶振，經(jīng)時鐘芯片為FPGA提供時鐘。
[0022]如上所述，可較好的實施本發(fā)明。
【主權項】
1.一種跟蹤器硬件平臺系統(tǒng)，其特征在于:包括底板和子板，所述底板上設置有電源插座、排針雙口、DSP和FPGA，所述電源插座輸入+5V電壓，電源插座功率小于20W，所述DSP為TI公司的TMS320C6201芯片，所述FPGA為Xi I inx公司的XC5VSX95T芯片，所述排針雙口和DSP均與FPGA通信連接，所述子板上設置有網(wǎng)口 PHY芯片，用于與DSP的GMII接口通信，所述子板與底板之間通過一組TOLC/SOLC通信，所述底板和子板上還分別設置有一組CAMERALINK接口，底板上的CAMERALINK接口與FPGA通信，子板上的CAMERALINK接口與SOLC通信。2.根據(jù)權利要求1所述的跟蹤器硬件平臺系統(tǒng)，其特征在于:所述DSP外接8片DDR3芯片，每4片為一組，每組內存共512MB。3.根據(jù)權利要求1所述的跟蹤器硬件平臺系統(tǒng)，其特征在于:所述DSP的GPMC總線外接一片 2Gb 的 NandFlash 芯片，所述 2Gb 的 NandFlash 芯片的型號為 K9F2G08U0B-PIB0。4.根據(jù)權利要求1所述的跟蹤器硬件平臺系統(tǒng)，其特征在于:所述DSP的SPI上接有一片SPI接口的E印rom，DSP的I2C上接有一片I2C0接口的E印rom，容量256Kb。5.根據(jù)權利要求1所述的跟蹤器硬件平臺系統(tǒng)，其特征在于:所述DSP的EMACO經(jīng)連接器與子板上的網(wǎng)絡PHY芯片連接。6.根據(jù)權利要求1所述的跟蹤器硬件平臺系統(tǒng)，其特征在于:所述DSP的VideoO的輸入/輸出總線、V i deo I的輸入/輸出總線均連接到FPGA，D SP的PCIE總線連接FPGA的高速接口，DSP的GPMC總線連接FPGA的1口，DSP的至少一個GP1線連到FPGA的1口。7.根據(jù)權利要求6所述的跟蹤器硬件平臺系統(tǒng)，其特征在于:所述FPGA外掛一片RS232電平芯片后連接排針雙口的一個排針串口，F(xiàn)PGA外掛一片RS422電平芯片后連接排針雙口的另一個排針串口。8.根據(jù)權利要求1所述的跟蹤器硬件平臺系統(tǒng)，其特征在于:還包括27MHz晶振、.32.768KHz晶振、25MHz晶振以及50MHz晶振，其中，27MHz晶振為DSP的DEV_MX1、DEV_MX0提供時鐘，32.768KHz晶振，經(jīng)電阻后為DSP的RTC時鐘腳CLKIN32提供時鐘，25MHz晶振經(jīng)時鐘芯片倍頻后為DSP的PCIE時鐘Serdes_clk和FPGA的高速接口提供時鐘，50MHz晶振，經(jīng)時鐘芯片為FPGA提供時鐘。
【文檔編號】H04N7/18GK106060484SQ201610606321
【公開日】2016年10月26日
【申請日】2016年7月29日
【發(fā)明人】肖紅, 何鳳義, 鄢冬斌, 賈秦
【申請人】四川賽狄信息技術有限公司