一種占空比為25%的分頻器的制造方法
【專利摘要】本實(shí)用新型屬于分頻器技術(shù)領(lǐng)域。一種占空比為25%的二分頻器，包括三態(tài)電路和鎖存器，其特征在于：所述的三態(tài)電路為一個(gè)使能控制的CMOS反相器，所述的三態(tài)電路包括第一三態(tài)電路、第二三態(tài)電路、第三三態(tài)電路和第四三態(tài)電路，上述四個(gè)三態(tài)電路首位相連，所述的鎖存器包括第一鎖存器和第二鎖存器，由兩個(gè)CMOS反相器互相首尾相接構(gòu)成，所訴的第一鎖存器的一端接在第一三態(tài)電路和第二三態(tài)電路的連線上，另一端接在第三三態(tài)電路和第四三態(tài)電路的連線上，所述的第二鎖存器的一端接在第一三態(tài)電路和第四三態(tài)電路的連線上，另一端接在第二三態(tài)電路和第三三態(tài)電路的連線上。對(duì)比現(xiàn)有的技術(shù)，該實(shí)用新型的優(yōu)點(diǎn)在于，簡(jiǎn)化了整體電路的復(fù)雜性。
【專利說(shuō)明】
一種占空比為25%的分頻器
技術(shù)領(lǐng)域
[0001]本實(shí)用新型屬于分頻器技術(shù)領(lǐng)域，尤其是指一種占空比為25%的分頻器。
【背景技術(shù)】
[0002]在各種電子通信系統(tǒng)中，電視、廣播及其他傳媒系統(tǒng)中、數(shù)據(jù)通信網(wǎng)絡(luò)及其他系統(tǒng)中，無(wú)線通信系統(tǒng)被應(yīng)用于遠(yuǎn)距離點(diǎn)對(duì)點(diǎn)之間的信息傳送，其通過(guò)無(wú)線發(fā)射機(jī)和無(wú)線接收機(jī)實(shí)現(xiàn)。目前無(wú)線發(fā)射機(jī)和接收機(jī)已經(jīng)可以結(jié)合成一種器件，這種器件叫收發(fā)機(jī)。收發(fā)機(jī)的組成通常包括天線、振蕩器、分頻器、上變頻器、下變頻器、增益可調(diào)放大器、功率放大器、低噪聲放大器、濾波器、數(shù)模轉(zhuǎn)換器、模數(shù)轉(zhuǎn)換器。其中，分頻器的作用是把振蕩器產(chǎn)生的頻率經(jīng)過(guò)適當(dāng)?shù)姆诸l和處理，產(chǎn)生可以用于混頻的信號(hào)。
[0003]本實(shí)用新型為產(chǎn)生一個(gè)占空比為25%的分頻信號(hào)的方法，在該方法被實(shí)用新型之前，已有一種占空比為25%的二分頻實(shí)現(xiàn)方案。其結(jié)構(gòu)主要由三部分組成，分別是三態(tài)控制電路、鎖存電路以及有邏輯電路組成的輸出網(wǎng)絡(luò)。振蕩器產(chǎn)生的脈沖信號(hào)通過(guò)三態(tài)電路的控制，在連續(xù)的兩個(gè)周期內(nèi)，改變鎖存電路所保存的電平值，再通過(guò)由邏輯電路組成的輸出網(wǎng)絡(luò)，產(chǎn)生四路占空比均為25%而相互之間存在90°相移的二分頻信號(hào)。
【實(shí)用新型內(nèi)容】
[0004]本實(shí)用新型為了簡(jiǎn)化分頻器的拓?fù)浣Y(jié)構(gòu)，降低系統(tǒng)的功耗，提供一種技術(shù)方案實(shí)現(xiàn)上述目的。
[0005]本實(shí)用新型的技術(shù)方案如下一種占空比為25%的二分頻器，包括三態(tài)電路和鎖存器，所述的三態(tài)電路為一個(gè)使能控制的CMOS反相器，所述的三態(tài)電路包括第一三態(tài)電路、第二三態(tài)電路、第三三態(tài)電路和第四三態(tài)電路，上述四個(gè)三態(tài)電路首位相連，所述的鎖存器包括第一鎖存器和第二鎖存器，由兩個(gè)CMOS反相器互相首尾相接構(gòu)成，所訴的第一鎖存器的一端接在第一三態(tài)電路和第二三態(tài)電路的連線上，另一端接在第三三態(tài)電路和第四三態(tài)電路的連線上，所述的第二鎖存器的一端接在第一三態(tài)電路和第四三態(tài)電路的連線上，另一端接在第二三態(tài)電路和第三三態(tài)電路的連線上。
[0006]三態(tài)電路包括第一 PMOS管、第一匪OS管、第一 MOS管和第二 MOS管，所述的第一 PMOS管的輸入端和第一匪OS管的輸入端相連，第一 PMOS管的源極接VDD，第一匪OS管的源極接地，第一 MOS管和第二 MOS管的源極或漏極相互連接，而第一 MOS管的源極或漏極連接第一PMOS管的漏極，第二 MOS管的源極或漏極連接第一匪OS管的漏極，輸出信號(hào)從第一 NMOS管的漏極引出。
[0007]工作時(shí)，時(shí)鐘信號(hào)連接第一MOS管和第二MOS管的柵極，第一MOS管和第二MOS管可以一個(gè)是NMOS管，一個(gè)是PMOS管；可以兩個(gè)都是匪OS管；可以兩個(gè)都是PMOS管，輸出信號(hào)從每個(gè)三態(tài)電路的第一NMOS管的漏極引出，它們之間相位差為90°，占空比為25%，周期為時(shí)鐘信號(hào)兩倍。
【附圖說(shuō)明】
[0008]圖1為現(xiàn)有二分頻器的電路原理圖。
[0009]圖2為具體實(shí)施例的電路原理圖。
[0010]圖3為圖2電路結(jié)構(gòu)產(chǎn)生的波形圖。
【具體實(shí)施方式】
[0011 ]下面結(jié)合附圖對(duì)本實(shí)用新型的【具體實(shí)施方式】進(jìn)行進(jìn)一步說(shuō)明。
[0012]如圖2所示，為具體實(shí)施例的電路原理圖，一種占空比為25%的二分頻器，包括三態(tài)電路和鎖存器，三態(tài)電路為一個(gè)使能控制的CMOS反相器，三態(tài)電路包括第一三態(tài)電路610a、第二三態(tài)電路610b、第三三態(tài)電路61 Oc和第四三態(tài)電路61 Od，上述四個(gè)三態(tài)電路首位相連，鎖存器包括第一鎖存器620a和第二鎖存器620b由兩個(gè)CMOS反相器互相首尾相接構(gòu)成，所訴的第一鎖存器620a的一端接在第一三態(tài)電路610a和第二三態(tài)電路610b的連線上，另一端接在第三三態(tài)電路610c和第四三態(tài)電路610d的連線上，所述的第二鎖存器620b的一端接在第一三態(tài)電路610a和第四三態(tài)電路610d的連線上，另一端接在第二三態(tài)電路610b和第三三態(tài)電路610c的連線上，三態(tài)電路包括第一 PMOS管61、第一 NMOS管62、第一 MOS管63和第二 MOS管64，所述的第一 PMOS管61的輸入端和第一匪OS管62的輸入端相連，第一 PMOS管61的源極接VDD，第一匪OS管62的源極接地，第一 MOS管63和第二 MOS管64的源極或漏極相互連接，而第一 MOS管63的源極或漏極連接第一 PMOS管61的漏極，第二 MOS管64的源極或漏極連接第一NMOS管62的漏極，輸出信號(hào)從第一 NMOS管62的漏極引出。
[0013]如圖3所示為電路結(jié)構(gòu)產(chǎn)生的波形圖。tl時(shí)CLK為高電平，第四三態(tài)電路610d和第二三態(tài)電路610b為高阻態(tài)，第二鎖存器620b維持結(jié)點(diǎn)602的低電平，使第一三態(tài)電路610a的第一 NMOS管61導(dǎo)通，又因?yàn)镃LK為高電平，使得LOl為高電平。t2時(shí)CLK為低電平，第一三態(tài)電路610a和第三三態(tài)電路610c為高阻態(tài)，第一鎖存器620a維持結(jié)點(diǎn)603的低電平，使第二三態(tài)電路610b的第一 NMOS管61導(dǎo)通，又因?yàn)镃LK為低電平，使得L02為高電平。t3時(shí)CLK為高電平，三態(tài)電路610d、b為高阻態(tài)，鎖存器620b維持結(jié)點(diǎn)604的低電平，使三態(tài)電路610c的NMOS管61導(dǎo)通，又因?yàn)镃LK為高電平，使得L03為高電平。t4時(shí)CLK為低電平，三態(tài)電路610c、a為高阻態(tài)，鎖存器620a維持結(jié)點(diǎn)601的低電平，使三態(tài)電路610d的NMOS管61導(dǎo)通，又因?yàn)镃LK為低電平，使得L04為高電平。
[0014]本實(shí)用新型有益效果在于:對(duì)比現(xiàn)有的技術(shù)，該實(shí)用新型的優(yōu)點(diǎn)在于，簡(jiǎn)化了整體電路的復(fù)雜性，25%占空比的二分頻信號(hào)的產(chǎn)生是從分頻器環(huán)路中直接引出的，取消了由邏輯電路組成的輸出網(wǎng)絡(luò)，減少了所需的MOS管數(shù)量，因此避免了為產(chǎn)生25%占空比而獨(dú)立于分頻環(huán)路的電路所消耗的更多的電流，降低了器件功耗，節(jié)約了成本。
【主權(quán)項(xiàng)】
1.一種占空比為25%的二分頻器，包括三態(tài)電路和鎖存器，其特征在于:所述的三態(tài)電路為一個(gè)使能控制的CMOS反相器，所述的三態(tài)電路包括第一三態(tài)電路、第二三態(tài)電路、第三三態(tài)電路和第四三態(tài)電路，上述四個(gè)三態(tài)電路首位相連，所述的鎖存器包括第一鎖存器和第二鎖存器，由兩個(gè)CMOS反相器互相首尾相接構(gòu)成，所訴的第一鎖存器的一端接在第一三態(tài)電路和第二三態(tài)電路的連線上，另一端接在第三三態(tài)電路和第四三態(tài)電路的連線上，所述的第二鎖存器的一端接在第一三態(tài)電路和第四三態(tài)電路的連線上，另一端接在第二三態(tài)電路和第三三態(tài)電路的連線上。2.根據(jù)權(quán)利要求1所述的一種占空比為25%的二分頻器，其特征在于:所述的三態(tài)電路包括第一 PMOS管、第一 NMOS管、第一 MOS管和第二 MOS管，所述的第一 PMOS管的輸入端和第一NMOS管的輸入端相連，第一 PMOS管的源極接VDD，第一 NMOS管的源極接地，第一 MOS管和第二MOS管的源極或漏極相互連接，而第一 MOS管的源極或漏極連接第一 PMOS管的漏極，第二 MOS管的源極或漏極連接第一 NMOS管的漏極，輸出信號(hào)從第一 NMOS管的漏極引出。3.根據(jù)權(quán)利要求1或2所述的一種占空比為25%的二分頻器，其特征在于:所述的鎖存器輸出跨導(dǎo)比三態(tài)電路的輸出跨導(dǎo)要低。
【文檔編號(hào)】H03K23/00GK205510036SQ201620334234
【公開(kāi)日】2016年8月24日
【申請(qǐng)日】2016年4月20日
【發(fā)明人】李嘉進(jìn), 章國(guó)豪, 陳錦濤, 蔡秋富, 余凱, 林俊明
【申請(qǐng)人】佛山臻智微芯科技有限公司