基于SoC FPGA的IP業(yè)務(wù)接入設(shè)備的制造方法
【專利摘要】本實用新型公開了一種基于SoC FPGA的IP業(yè)務(wù)接入設(shè)備，它涉及基于FPGA架構(gòu)的集成ARM硬核處理系統(tǒng)的應(yīng)用裝置。它由SoC FPGA、DDR3、QSPI FLASH、千兆PHY芯片，SD卡槽等部分組成。它通過跳線的方式來設(shè)定ARM的啟動方式，通過設(shè)置QSYS文件驅(qū)動ARM的千兆網(wǎng)口，以及配置ARM和FPGA之間的數(shù)據(jù)通路，從而實現(xiàn)FPGA程序遠程更新和IP數(shù)據(jù)路由的目的。該實用新型具有低功耗、低成本、集成化程度高、高速率、性能穩(wěn)定可靠的特點，整套電路設(shè)備集成于一個小面積印制板上，特別適用于作為衛(wèi)星通信系統(tǒng)中的IP業(yè)務(wù)處理器使用。
【專利說明】
基于SoC FPGA的IP業(yè)務(wù)接入設(shè)備
技術(shù)領(lǐng)域
[0001]本實用新型涉及一種基于SoC FPGA的IP業(yè)務(wù)接入設(shè)備，特別適用于在衛(wèi)星通信系統(tǒng)中的IP業(yè)務(wù)處理。
【背景技術(shù)】
[0002]由于覆蓋面廣、通信距離遠、機動性能優(yōu)越等特點，衛(wèi)星通信的應(yīng)用領(lǐng)域越來越廣闊，通過IP接口實現(xiàn)FPGA程序遠程更新以及在衛(wèi)星鏈路中對IP數(shù)據(jù)進行路由處理的需求也越來越大，這種IP業(yè)務(wù)的處理方式對板載CPU提出了更高的要求。
[0003]然而，在傳統(tǒng)的應(yīng)用場景中，往往使用插裝的核心CPU模塊實現(xiàn)對IP業(yè)務(wù)的處理，這種應(yīng)用往往具有功耗大，抗震性能弱，占用空間大的特點。

【發(fā)明內(nèi)容】

[0004]本實用新型的目的在于基于SoCFPGA組成一種IP業(yè)務(wù)接入設(shè)備，本實用新型具有低功耗、低成本、集成化程度高、高速率、性能穩(wěn)定可靠等特點。
[0005]本實用新型的目的是這樣實現(xiàn)的:基于SoCFPGA的IP業(yè)務(wù)接入設(shè)備，其特征在于:包括第一千兆PHY芯片1、SoC FPGA2、第二千兆PHY芯片3、網(wǎng)橋電路4和調(diào)制解調(diào)電路5;所述第一千兆PHY芯片I通過千兆以太網(wǎng)接口與外部設(shè)備雙向連接，第一千兆PHY芯片I的RGMII接口與SoC FPGA2的RGMII接口 I雙向連接，SoC FPGA2的RGMII接口2與第二千兆PHY芯片3的RGMII接口雙向連接，第二千兆PHY芯片3的千兆以太網(wǎng)接口與網(wǎng)橋電路4的以太網(wǎng)接口雙向連接，SoC FPGA2的同步接口3與網(wǎng)橋電路4的同步接口雙向連接;SoC FPGA2的同步接口4與調(diào)制解調(diào)電路5的同步接口雙向連接。
[0006]其中，SoCFPGA2電路包括QSPI FLASH6、SD卡7、跳線電路8、DDR39、25M時鐘源 10、監(jiān)控設(shè)備11和SoC FPGA芯片12;跳線電路8的輸出端口與SoC FPGA芯片12的配置接口 5相連接;QSPI FLASH6與SoC FPGA芯片12的SPI接口6雙向連接;SD卡7與SoC FPGA芯片12的SPI接口7雙向連接;SoC FPGA芯片12的異步串行接口 10與監(jiān)控設(shè)備11雙向連接;SoC FPGA芯片12的DDR3接口9與DDR39雙向連接;時鐘源10的輸出端口與SoC FPGA芯片12的時鐘接口8相連接。
[0007]本實用新型與【背景技術(shù)】相比具有如下優(yōu)點:
[0008]1.本實用新型是一種基于SoC FPGA的IP業(yè)務(wù)接入設(shè)備?？山尤雰陕非д拙W(wǎng)絡(luò)數(shù)據(jù)，對IP數(shù)據(jù)的進一步選路進行配置，同時具備完善的監(jiān)控功能，因此在衛(wèi)星通信系統(tǒng)中得到了廣泛的應(yīng)用。
[0009]2.本實用新型集成化程度高，功耗低，性能穩(wěn)定可靠，能夠在較惡劣的環(huán)境-10°C?55 °C條件下正常工作。
[0010]3.本實用新型結(jié)構(gòu)簡單，成本低，具有推廣應(yīng)用價值。
【附圖說明】
[0011]圖1是本實用新型的原理方框圖。
[0012]圖2是本實用新型內(nèi)嵌硬核處理系統(tǒng)的原理圖。
【具體實施方式】
[0013]參照圖1至圖2，本發(fā)明包括第一千兆PHY芯片l、SoC FPGA2、第二千兆PHY芯片3、網(wǎng)橋電路4、調(diào)制解調(diào)電路5、QSPI FLASH6，SD卡7，跳線電路8，DDR39，25M時鐘源10、監(jiān)控設(shè)備
11和SoC FPGA芯片12組成.圖1和圖2是本發(fā)明的原理框圖，實施例按圖1和圖2連接線路;所述千兆PHY芯片I通過千兆以太網(wǎng)接口 I連接外部設(shè)備，第一千兆PHY芯片I的RGMII接口 2與SoC FPGA 2的RGMII接口 I相連接，SoC FPGA 2的RGMII接口2與第二千兆PHY芯片3的RGMII接口 I相連接，第二千兆PHY芯片3的千兆以太網(wǎng)接口2與網(wǎng)橋電路4的以太網(wǎng)接口 I相連接，SoC FPGA 2的同步接口3與網(wǎng)橋電路4的同步接口2相連接;SoC FPGA 2的同步接口4與調(diào)制解調(diào)電路5的同步接口 I相連接。
[0014]其中，SoC FPGA 2電路包括QSPI FLASH 6、SD卡7、跳線電路8、DDR39、25M時鐘源10、監(jiān)控設(shè)備11和SoC FPGA芯片12;跳線電路8與SoC FPGA芯片12的配置接口5相連接;QSPIFLASH 6與SoC FPGA芯片12的SPI接口 6相連接；SD卡7與SoC FPGA芯片12的SPI接口 7相連接;SoC FPGA芯片12的異步串行接口 1與監(jiān)控設(shè)備11相連接;SoC FPGA芯片12的DDR3接口 9與DDR39相連接;SoC FPGA芯片12的時鐘接口8與時鐘源10相連接。
[0015]本發(fā)明的簡要工作原理如下:本發(fā)明允許兩路千兆網(wǎng)絡(luò)數(shù)據(jù)接入，其中一路通過網(wǎng)橋電路轉(zhuǎn)換為同步串行數(shù)據(jù)，進而接入衛(wèi)星鏈路信道。當兩個本設(shè)備對通時，就可以實現(xiàn)從本地設(shè)備的對外IP接口對遠端設(shè)備中內(nèi)嵌硬核處理系統(tǒng)的訪問，更新遠端硬核處理系統(tǒng)所配置存儲設(shè)備中存儲的FPGA程序，從而實現(xiàn)FPGA程序的遠程更新。
[0016]另外本發(fā)明中內(nèi)嵌硬核處理系統(tǒng)可以運行較復(fù)雜的算法，對接入系統(tǒng)中的IP數(shù)據(jù)進行路由配置，從而對IP業(yè)務(wù)在衛(wèi)星通信系統(tǒng)中的應(yīng)用提供很好的支持。
[0017]基于SoC FPGA的IP業(yè)務(wù)接入設(shè)備的工作過程如下，上電后SoC FPGA2讀取跳線電路8的高低電平，從QSPI FLASH6或SD卡7中讀取硬核處理系統(tǒng)啟動所需的文件，加載文件系統(tǒng)。SoC FPGA2的系統(tǒng)運行在DDR39上，監(jiān)控設(shè)備11對SoC FPGA2的IP接口和IP數(shù)據(jù)處理模式進行配置。SoC FPGA2的硬核處理系統(tǒng)啟動之后，讀取存儲在QSPI FLASH6或SD卡7中的FPGA目標文件，可以對本FPGA進行程序加載，也可以通過本FPGA的1接口對本設(shè)備中其他板卡的FPGA進行程序加載。
【主權(quán)項】
1.基于SoCFPGA的IP業(yè)務(wù)接入設(shè)備，其特征在于:包括第一千兆PHY芯片(I)、SoC FPGA(2)、第二千兆PHY芯片(3)、網(wǎng)橋電路⑷和調(diào)制解調(diào)電路(5);所述第一千兆PHY芯片(I)通過千兆以太網(wǎng)接口與外部設(shè)備雙向連接，第一千兆PHY芯片(I)的RGMII接口與SoC FPGA(2)的RGMII接口 I雙向連接;SoC FPGA(2)的RGMII接口2與第二千兆PHY芯片(3)的RGMII接口雙向連接;第二千兆PHY芯片(3)的千兆以太網(wǎng)接口與網(wǎng)橋電路(4)的以太網(wǎng)接口雙向連接；SoC FPGA(2)的同步接口3與網(wǎng)橋電路(4)的同步接口雙向連接;SoC FPGA(2)的同步接口4與調(diào)制解調(diào)電路(5)的同步接口雙向連接。2.根據(jù)權(quán)利要求1所述的基于SoCFPGA的IP業(yè)務(wù)接入設(shè)備，其特征在于:SoC FPGA(2)電路包括QSPI卩1^5!1(6)、50卡(7)、跳線電路(8)、001?(9)、251時鐘源(10)、監(jiān)控設(shè)備(11)和SoC FPGA芯片(I2);跳線電路(8)的輸出端口與SoC FPGA芯片(12)的配置接口5相連接；QSPI FLASH(6)與SoC FPGA芯片(12)的SPI接口6雙向連接;SD卡(7)與SoC FPGA芯片(12)的SPI接口 7雙向連接；SoC FPGA芯片(12)的異步串行接口 1與監(jiān)控設(shè)備(I I)雙向連接；SoCFPGA芯片(12)的DDR3接口9與DDR3(9)雙向連接；時鐘源(1)的輸出端口與SoC FPGA芯片(12)的時鐘接口 8相連接。
【文檔編號】H04B7/15GK205596135SQ201620338510
【公開日】2016年9月21日
【申請日】2016年4月21日
【發(fā)明人】季茂勝, 左國輝
【申請人】中國電子科技集團公司第五十四研究所