專利名稱：數(shù)據(jù)總線性能改善的存儲器模塊的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及存儲器模塊，尤其涉及一種其數(shù)據(jù)總線性能改善的存儲器模塊。
存儲器設備持續(xù)發(fā)展，側(cè)重于高密度和基于高密度的大容量。同時，計算機系統(tǒng)的中央處理器(CPU)也得到了發(fā)展，其側(cè)重于高速。結(jié)果，在計算機系統(tǒng)中，CPU和存儲器設備之間運行速度差別通常較大，該速度差別大到在目前的系統(tǒng)中，存儲器設備的運行速度通常是限制系統(tǒng)整體性能的主要因素。
為了改善系統(tǒng)運行速度，目前正發(fā)展高速存儲器系統(tǒng)和高性能存儲器系統(tǒng)。在高性能存儲器系統(tǒng)中，其目的是在給定的單位時間內(nèi)處理輸入/輸出數(shù)據(jù)。對于這種高速存儲器系統(tǒng)，首先，必須發(fā)展高速存儲器設備，其次，能夠使得用于互聯(lián)存儲器設備與存儲器設備外設的輸入/輸出接口高速的模塊和總線結(jié)構(gòu)也是極其重要的。
通常，傳統(tǒng)的存儲器系統(tǒng)總線結(jié)構(gòu)一般被分類為短線型(stub-form)和環(huán)路貫穿(loop-through)型。

圖1是表示傳統(tǒng)短線型存儲器總線結(jié)構(gòu)的示意圖，圖2是表示傳統(tǒng)環(huán)路貫穿型存儲器總線結(jié)構(gòu)的示意圖。
參照圖1，傳統(tǒng)短線型存儲器總線結(jié)構(gòu)中，在系統(tǒng)板上設置總線11，與系統(tǒng)板連接的存儲器模塊13上的每個存儲器器件15經(jīng)模塊13上的短線17連接到總線11。短線17經(jīng)模塊插座19分叉。
參照圖2，在傳統(tǒng)環(huán)路貫穿型存儲器總線結(jié)構(gòu)中，存儲器模塊23上的每個存儲器器件25順序地直接連接到模塊23上的總線而不采用短線。模塊23上的總線27經(jīng)模塊插座29連接到位于系統(tǒng)板上的總線21。
在圖1和圖2中，總線11和21被連接到存儲器控制器10和20。
在圖1的傳統(tǒng)短線型總線結(jié)構(gòu)中，由于通道的總長度，即總線11的總長度相對較短，因此，經(jīng)通道的信號傳輸延遲時間同樣短，從而電波干擾小。但是，由于短線結(jié)構(gòu)，通道上出現(xiàn)不連續(xù)和阻抗失配，因此產(chǎn)生反射波噪聲。其結(jié)果是，在高速操作期間，由于反射波噪聲的影響，在通道上的信號波形中出現(xiàn)嚴重的失真。亦即，在短線型總線結(jié)構(gòu)中，由于通道上的反射波噪聲，信號完整性變差。
因此，在短線型總線結(jié)構(gòu)中，為了改善信號完整性，在總線上設置短線電阻。增大電阻的結(jié)果是，存儲器控制器10中驅(qū)動器的驅(qū)動電壓和存儲器器件15中驅(qū)動器的驅(qū)動電壓也增大，因此，增大了功耗。
與此同時，在圖2的傳統(tǒng)環(huán)路貫穿型總線結(jié)構(gòu)中，由于包括位于系統(tǒng)板上的總線21和模塊23上的總線27的整個通道具有均勻的阻抗，因此，與短線型相比，降低了阻抗失配，并因此大大降低了反射波噪聲。另外，由于在上述結(jié)構(gòu)中不需要短線和短線電阻，因此存儲器控制器20中驅(qū)動器的驅(qū)動電壓和存儲器器件25中驅(qū)動器的驅(qū)動電壓相對較小，并因此降低了功耗。
從環(huán)路貫穿型總線結(jié)構(gòu)中的上述優(yōu)點可看出，與圖1的短線型總線結(jié)構(gòu)相比較，很明顯，圖2的環(huán)路貫穿型總線結(jié)構(gòu)更適合于高速操作。但是，從圖2可知，與圖1的傳統(tǒng)短線型總線結(jié)構(gòu)相比，環(huán)路貫穿型總線結(jié)構(gòu)中，整個通道的長度很長。其結(jié)果是，通道上的信號傳輸延遲時間長，并且電波干擾大，因此，高速性能受到限制。另外，與圖1的短線型相比，在圖2的環(huán)路貫穿型中，在通道上安裝了相對來講更多的存儲器器件。因此，容載增大，而通道的阻抗減小。通道的低阻抗是對諸如印刷電路板(PCB)和模塊連接器的系統(tǒng)的制造成本提高有影響的因素。
為了解決上述局限性，本發(fā)明的目的是提供一種存儲器模塊，它能夠構(gòu)成其中可減小整個通道長度的短環(huán)路貫穿型存儲器總線系統(tǒng)，該系統(tǒng)適于高速操作，并且能夠降低諸如印刷電路板(PCB)和模塊連接器的系統(tǒng)的制造成本。
因此，為了實現(xiàn)上述目的，提供了一種其中安裝有多個存儲器器件的存儲器模塊。該存儲器模塊包括多個接片，位于所述存儲器模塊的前面一側(cè)和后面一后側(cè)，用于以系統(tǒng)板上的連接器互接；多個通路，用于連接所述存儲器模塊的兩個不同信號層；多個數(shù)據(jù)總線，通過每個通路從所述存儲器模塊的前側(cè)上的接片延伸到所述存儲器模塊后側(cè)上的接片，其中，至少一個存儲器器件連接到每個數(shù)據(jù)總線。
每個數(shù)據(jù)總線垂直于其上形成有接片的存儲器模塊一側(cè)形成。
根據(jù)本發(fā)明第一優(yōu)選實施例，所述存儲器模塊還包括控制/地址總線，從所述存儲器模塊的前側(cè)上的接片通過一個通路延伸到所述存儲器模塊后側(cè)上的接片；和控制/地址短線，從所述控制/地址總線一點分叉，并且共同連接到存儲器器件。
在第一實施例中，存儲器模塊還包括緩沖器或寄存器，用于在所述分叉點驅(qū)動所述控制/地址短線。另外，在第一實施例中，最好，控制/地址短線平行于其上形成有接片的存儲器模塊一側(cè)形成，并且，控制/地址總線垂直于其上形成有接片的存儲器模塊一側(cè)形成。
根據(jù)本發(fā)明第二優(yōu)選實施例，存儲器模塊還包括控制/地址總線，從所述存儲器模塊前側(cè)的接片通過一個通路延伸到所述存儲器模塊后側(cè)的接片；第一控制/地址短線，從所述控制/地址總線的一點分叉，并且共同連接到安裝在所述存儲器模塊前側(cè)上的存儲器器件；第二控制/地址短線，從所述控制/地址總線一點分叉，并且共同連接到安裝在所述存儲器模塊后側(cè)上的存儲器器件。
在第二實施例中，存儲器模塊還包括用于在所述分叉點驅(qū)動第一所述控制/地址短線的緩沖器或寄存器和用于在所述分叉點驅(qū)動第二所述控制/地址短線的緩沖器或寄存器。另外，在第二實施例中，最好，第一和第二控制/地址短線平行于其上形成有所述接片的存儲器模塊一側(cè)形成，所述控制/地址總線垂直于其上形成有所述接片的存儲器模塊一側(cè)形成。
根據(jù)本發(fā)明第三優(yōu)選實施例，所述存儲器模塊還包括控制/地址總線，從所述存儲器模塊前側(cè)的接片通過一通路延伸到所述存儲器模塊后側(cè)的接片；和控制/地址短線，從所述控制/地址總線的一點分叉，其中，安裝在所述存儲器模塊前側(cè)上的所述存儲器器件和安裝在所述存儲器模塊后側(cè)上的存儲器器件共同連接到所述控制/地址短線。
在第三實施例中，存儲器模塊還包括緩沖器或寄存器，用于在所述分叉點驅(qū)動控制/地址短線。另外，在第三實施例中，最好，控制/地址短線平行于其上形成有所述接片的存儲器模塊一側(cè)形成，控制/地址總線垂直于其上形成有所述接片的存儲器模塊一側(cè)形成。
根據(jù)本發(fā)明第四優(yōu)選實施例，存儲器模塊還包括控制/地址總線，其以環(huán)路貫穿形式形成，并且從所述接片的一個管腳延伸到所述接片的另一管腳，并且共同連接到所述存儲器器件。
在第四實施例中，最好，控制/地址總線平行于其上形成有所述接片的存儲器模塊一側(cè)形成。
根據(jù)本發(fā)明第五優(yōu)選實施例，存儲器模塊還包括控制/地址總線，其以環(huán)路貫穿形式形成，經(jīng)通路通過存儲器模塊前、后側(cè)，并且從所述接片的一個管腳延伸到所述接片的另一管腳，并且，安裝在所述存儲器模塊前側(cè)上的存儲器器件和安裝在所述存儲器模塊后側(cè)上的存儲器器件共同連接到所述控制/地址總線。
在第五實施例中，最好，控制/地址總線平行于其上形成有所述接片的存儲器模塊一側(cè)形成。
在另一實施例中，多個數(shù)據(jù)總線和控制/地址總線中的一個以短環(huán)路貫穿配置構(gòu)成，而另一個以短線配置形成。
通過結(jié)合附圖對優(yōu)選實施例進行詳細描述，本發(fā)明的上述目的和優(yōu)點將會變得更加清楚，其中圖1是表示傳統(tǒng)短線型存儲器總線結(jié)構(gòu)的示意圖；圖2是表示傳統(tǒng)環(huán)路貫穿型存儲器總線結(jié)構(gòu)的示意圖；圖3是表示本發(fā)明存儲器模塊的示意圖；圖4是表示采用圖3的本發(fā)明存儲器模塊的短環(huán)路貫穿型存儲器總線結(jié)構(gòu)的示意圖；圖5是表示圖3的本發(fā)明存儲器模塊的第一實施例的示意圖；圖6A是表示圖3的本發(fā)明存儲器模塊的第二實施例的示意圖；圖6B是表示圖6A的本發(fā)明第二實施例的存儲器模塊的輪廓；圖7A是表示圖3的本發(fā)明存儲器模塊的第三實施例的示意圖；圖7B是表示圖6A的本發(fā)明第三實施例的存儲器模塊的輪廓；圖8是表示圖3的本發(fā)明存儲器模塊的第四實施例的示意圖；圖9是表示圖3的本發(fā)明存儲器模塊的第五實施例的示意圖；圖10是表示圖3的本發(fā)明存儲器模塊的第六實施例的示意圖；圖11A是表示其中以短線配置設置數(shù)據(jù)總線，以及其中以環(huán)路貫穿配置設置控制/地址總線的存儲器模塊配置的示意圖；和圖11B是表示其中以環(huán)路貫穿配置設置數(shù)據(jù)總線，以及其中以短線配置設置控制/地址總線的存儲器模塊配置的示意圖。
參照圖3，存儲器模塊33包括多個存儲器器件35、多個通路36、多個數(shù)據(jù)總線37和接片(tab)38。圖3中，數(shù)據(jù)總線37構(gòu)成4個通道。
通路36連接存儲器模塊33的兩個不同信號層，例如從模塊的前部延伸到模塊的后部。接片38連接系統(tǒng)板上的連接器，即模塊插座，并且位于存儲器模塊33的前部一側(cè)和后部一側(cè)。換言之，接片38位于圖3的模塊33的前部和后部的水平下側(cè)，并且包括輸入管腳和輸出管腳。
具體地講，數(shù)據(jù)總線37具有短環(huán)路貫穿結(jié)構(gòu)，并且每個數(shù)據(jù)總線37從模塊33前部的接片38經(jīng)每個通路36延伸到模塊33后部的接片38，并且至少一個存儲器器件連接到每個數(shù)據(jù)總線37。圖3中，一個存儲器器件連接到每個數(shù)據(jù)總線37。亦即，每個數(shù)據(jù)總線37從模塊33前部的接片38延伸到每個存儲器器件35，并且從存儲器器件35經(jīng)每個通路36延伸到模塊33后部的接片38。模塊33前部的接片38包括每個數(shù)據(jù)總線的輸入管腳，模塊33后部的接片38包括每個數(shù)據(jù)總線的輸出管腳。
最好使每個數(shù)據(jù)總線37被形成為與其上形成有接片38的模塊一側(cè)垂直，即，在垂直方向上形成。
參照圖4，在采用本發(fā)明存儲器模塊33的環(huán)路貫穿型存儲器總線結(jié)構(gòu)中，模塊33上的每個數(shù)據(jù)總線37通過與接片(圖3的38)接觸的模塊插座49，并且連接到系統(tǒng)板上的每個數(shù)據(jù)總線41。系統(tǒng)板上的每個數(shù)據(jù)總線41連接到存儲器控制器40。
如上所述，圖3的本發(fā)明存儲器模塊采用環(huán)路貫穿型，其中存儲器器件35直接連接到數(shù)據(jù)總線37而不采用短線。但是，由于存儲器模塊具有其中數(shù)據(jù)總線37被排列在模塊33的垂直方向上的短環(huán)路貫穿型數(shù)據(jù)總線結(jié)構(gòu)，因此，與圖2的傳統(tǒng)環(huán)路貫穿型相比，大大減小了整個通道的長度。
參照圖5，本發(fā)明第一實施例的存儲器模塊53包括多個存儲器器件55、多個通路56和56a、多個數(shù)據(jù)總線57、控制/地址總線52、控制/地址短線54、接片58、和短線終端電阻R1和R2。圖5中，數(shù)據(jù)總線57是以短環(huán)路貫穿型構(gòu)成的，并且控制/地址總線52是以其上添加了短線的短環(huán)路貫穿型構(gòu)成的，并且在存儲器模塊53的前部安裝了4個存儲器器件。
存儲器器件55、通路56、數(shù)據(jù)總線57和接片58與圖3所示的相同，因此，省略對其的詳細描述。
控制/地址總線52具有短環(huán)路貫穿結(jié)構(gòu)，并且通過一個通路56a從模塊53前部的接片58延伸到模塊53后部的接片58?？刂?地址短線54也從控制/地址總線52的點x分叉。每個數(shù)據(jù)總線57連接到一個存儲器器件，而所有存儲器器件55被共同連接到控制/地址短線54。
最好控制/地址短線54在其上形成有接片58的模塊53一側(cè)的方向上形成，即在水平方向上形成，并且使采用短環(huán)路貫穿型的數(shù)據(jù)總線57和控制/地址總線52垂直于模塊53一側(cè)形成，即在垂直方向上形成。
每個短線終端電阻R1和R2被連接在控制/地址短線54兩端和終端電壓Vterm之間。為了改善高速操作特性，可在分叉點x包括用于驅(qū)動控制/地址短線54的緩沖器或寄存器。
參照圖6A和6B，本發(fā)明第二實施例的存儲器模塊63包括安裝在模塊63前部的多個存儲器器件65、安裝在模塊63后部的多個存儲器器件65a、用于連接模塊63的兩個不同信號層的多個通路66和66a、多個數(shù)據(jù)總線67、控制/地址總線62、控制/地址短線64和64a、接片58、和短線終端電阻R1和R2。圖6A中，數(shù)據(jù)總線67以短環(huán)路貫穿型構(gòu)成，控制/地址總線62以其上添加了短線的短環(huán)路貫穿型構(gòu)成，并且在存儲器模塊63的前部和后部分布安裝有4個存儲器器件。
每個數(shù)據(jù)總線67經(jīng)每個通路66從模塊63前部的接片68延伸到模塊63后部的接片68，并且兩個存儲器器件連接到每個數(shù)據(jù)總線67。一個存儲器器件被連接到模塊63前部的數(shù)據(jù)總線67，而另一存儲器器件被連接到模塊63后部的數(shù)據(jù)總線67。
亦即，每個數(shù)據(jù)總線67從模塊63前部的接片68延伸到安裝在模塊63前部的每個存儲器器件65，并且經(jīng)每個通路66從安裝在模塊63前部的每個存儲器器件65延伸到安裝在模塊63后部的存儲器器件65a。另外，每個數(shù)據(jù)總線67從安裝在模塊63后部的每個存儲器器件65a延伸到模塊63后部的接片68。
控制/地址總線62經(jīng)通路66a從模塊63前部的接片68延伸到模塊63后部的接片68。第一控制/地址短線64從模塊63前部上的控制/地址總線62的點x分叉，并且共同連接到安裝在模塊63前部的存儲器器件65。第二控制/地址短線64a從模塊63后部上的控制/地址總線62的點y分叉，并且共同連接到安裝在模塊63后部的存儲器器件65a。
每個短線終端電阻R1和R2被連接在控制/地址短線64的兩端和終端電壓Vterm之間。另外，盡管未示出，在控制/地址短線64a的兩端和終端電壓Vterm之間連接有短線電阻。
與此同時，為了改善高速操作特性，可在分叉點x包括用于驅(qū)動控制/地址短線64的緩沖器或寄存器，可在分叉點y包括用于驅(qū)動控制/地址短線64a的緩沖器或寄存器。最好控制/地址短線64和64a在其上形成有接片68的模塊63一側(cè)的方向上形成，即在水平方向上形成，并且使采用短環(huán)路貫穿型的數(shù)據(jù)總線67和控制/地址總線62垂直于模塊63一側(cè)形成，即在垂直方向上形成。
參照圖7A和7B，本發(fā)明第三實施例的存儲器模塊73包括與圖6A的第二實施例的存儲器模塊63相同地安裝在模塊73前部的多個存儲器器件75、安裝在模塊73后部的多個存儲器器件75a、用于連接模塊73的兩個不同信號層的多個通路76和76a、多個數(shù)據(jù)總線77、控制/地址總線72、和接片78。
但是，與具有兩個控制/地址短線的第二實施例的存儲器模塊63相比，第三實施例的存儲器模塊73僅包括一個控制/地址短線74，并且每個存儲器芯片(75，75a)由控制/地址短線74共連?？刂?地址短線74從控制/地址總線72的點x分叉，并且經(jīng)連接線79共同連接到安裝模塊73前部和后部的所有存儲器器件75和75a。短線終端電阻R1和R2被分別連接在控制/地址短線74的兩端和終端電壓Vterm之間。
由于其他部件與第二實施例的存儲器模塊63中的相同，因此省略對其的詳細描述。
第一至第三實施例的前述存儲器模塊，即，其中數(shù)據(jù)總線以短環(huán)路貫穿型構(gòu)成、控制/地址總線以其上添加了短線的短環(huán)路貫穿型構(gòu)成的存儲器模塊，適用于控制/地址總線以相對較低頻率運行的情況。換言之，在最近的高速系統(tǒng)中，控制/地址總線的運行速度遠低于數(shù)據(jù)總線，因而第一至第三實施例的存儲器模塊可用于采用低時鐘頻率的系統(tǒng)中。
但是，在高時鐘頻率情況下，或者如果模塊上的存儲器器件數(shù)目增大，則控制/地址短線的負載大，并因此信號失真大，信號傳輸被延遲。因此，在這種情況下，可在控制/地址短線從控制/地址總線分叉的點采用具有用于驅(qū)動控制/地址短線的緩沖器或寄存器的存儲器模塊。在這些模塊中，類似于數(shù)據(jù)總線，能夠以高頻運行控制/地址總線。
參照圖8，本發(fā)明第四實施例的存儲器模塊83包括安裝在模塊83前部的多個存儲器器件85；多個通路86、86a1和86a2，用于連接模塊83的兩個不同信號層；多個數(shù)據(jù)總線87；控制/地址總線82；和接片88。圖8中，數(shù)據(jù)總線87是采用短環(huán)路貫穿型構(gòu)成的，并且控制/地址總線82是在模塊83的水平方向上以短環(huán)路貫穿型構(gòu)成的，存儲器器件85的數(shù)量為4。
存儲器器件85、通路86、數(shù)據(jù)總線87和接片88與圖3所示的相同。因此，將省略對其的詳細描述。
這里，假設控制/地址總線82在模塊83前部的接片88中間具有輸入/輸出管腳，并且數(shù)據(jù)總線87以控制/地址總線82為中心對稱地排列在控制/地址總線82的兩端，存儲器器件85僅安裝在模塊83前部。
控制/地址總線82從接片88的中間一點延伸，并且順序連接到存儲器器件85，這些存儲器器件85以控制/地址總線82為中心，并安裝在模塊83左側(cè)。另外，控制/地址總線82經(jīng)通路86a1通過該板，并且從模塊83后部的左側(cè)連接到右側(cè)。此后，控制/地址總線82經(jīng)通路86a2穿回來，并且順序連接到以控制/地址總線82為中心安裝在模塊83右側(cè)的存儲器器件85，然后延伸到接片88中間另一點。
最好，控制/地址總線82形成在其上形成有接片88的模塊83一側(cè)方向上，即在水平方向上，并且使數(shù)據(jù)總線87垂直于其中形成有接片88的方向，即在垂直方向上形成。
參照圖9，本發(fā)明第五實施例的存儲器模塊93包括安裝在模塊93前部的多個存儲器器件95；安裝在模塊93后部的多個存儲器器件95a；多個通路96、96a1和96a2，用于連接模塊93的兩個不同信號層；多個數(shù)據(jù)總線97；控制/地址總線92；和接片98。圖9中，數(shù)據(jù)總線97是采用短環(huán)路貫穿型構(gòu)成的，并且控制/地址總線92是在模塊93的水平方向上以短環(huán)路貫穿型構(gòu)成的，存儲器器件95的數(shù)量為8。
與圖6A的第二實施例一樣，每個數(shù)據(jù)總線97經(jīng)每個通路96從模塊93前部的接片98延伸到模塊93后部的接片98，并且兩個存儲器器件連接到每個數(shù)據(jù)總線97。一個存儲器器件被連接到模塊93前部的數(shù)據(jù)總線97，而另一存儲器器件被連接到模塊93后部的數(shù)據(jù)總線97。
亦即，每個數(shù)據(jù)總線97從模塊93前部的接片98延伸到安裝在模塊93前部的每個存儲器器件95，并且經(jīng)每個通路96從安裝在模塊93前部的每個存儲器器件95延伸到安裝在模塊93后部的存儲器器件95a。另外，每個數(shù)據(jù)總線97從安裝在模塊93后部的每個存儲器器件95a延伸到模塊93后部的接片98。
控制/地址總線92從接片98的中間一點延伸，并且順序連接到存儲器器件95，這些存儲器器件95以控制/地址總線92為中心，并安裝在模塊93左側(cè)。另外，控制/地址總線92通過通路96a1，并且順序連接到安裝在模塊93后部的的存儲器器件95a。此后，控制/地址總線92通過通路96a2，并且并且順序連接到存儲器器件95，這些存儲器器件95以控制/地址總線92為中心，并安裝在模塊93右側(cè)，然后延伸到接片88中間另一點。
最好，控制/地址總線92形成在其上形成有接片98的模塊一側(cè)方向上，即在水平方向上，并且使數(shù)據(jù)總線97垂直于其中形成有接片98的方向，即在垂直方向上形成。
參照圖10，本發(fā)明第六實施例的存儲器模塊103包括安裝在模塊103前部的多個存儲器器件105-1和105-2；安裝在模塊103后部的多個存儲器器件105-1a和105-2a；多個通路106、106a1和106a2，用于連接模塊103的兩個不同信號層；多個數(shù)據(jù)總線107；控制/地址總線102；和接片108。圖10中，數(shù)據(jù)總線107是采用短環(huán)路貫穿型構(gòu)成的，并且控制/地址總線102是在模塊103的水平方向上以短環(huán)路貫穿型構(gòu)成的，存儲器器件105-1、105-2、105-1a和105-2a的數(shù)量為16。
每個數(shù)據(jù)總線107經(jīng)每個通路106從模塊103前部的接片108延伸到模塊103后部的接片108，并且四個存儲器器件連接到每個數(shù)據(jù)總線107。兩個存儲器器件被連接到模塊103前部的數(shù)據(jù)總線107，而另兩個存儲器器件被連接到模塊103后部的數(shù)據(jù)總線107。
亦即，每個數(shù)據(jù)總線107從模塊103前部的接片108延伸到安裝在模塊103前部的第一存儲器器件105-1，并且從第一存儲器器件105-1延伸到相鄰的第二存儲器器件105-2。另外，每個數(shù)據(jù)總線107從安裝在模塊103前部的第二存儲器器件105-2經(jīng)每個通路106延伸到安裝在模塊103后部的第三存儲器器件105a-1。此外，每個數(shù)據(jù)總線107從第三存儲器器件105a-1延伸到相鄰的第四存儲器器件105a-1，并且從第四存儲器器件105a-1延伸到安裝在模塊103后部的接片108。圖10中，盡管有4個存儲器器件被連接到每個數(shù)據(jù)總線107，但很明顯，可將更多的存儲器器件連接到數(shù)據(jù)總線107。
控制/地址總線102從接片108的中間一點延伸，并且順序連接到存儲器器件105-1和105-2，這些存儲器器件105-1和105-2以控制/地址總線102為中心，并安裝在模塊103左側(cè)。另外，控制/地址總線102通過通路106a1，并且順序連接到安裝在模塊103后部的的存儲器器件105a-1和105a-2。此后，控制/地址總線102通過通路106a2，并且并且順序連接到存儲器器件105-1和105-2，這些存儲器器件105-1和105-2以控制/地址總線102為中心，并安裝在模塊103右側(cè)，然后延伸到接片108中間另一點。
最好，控制/地址總線102形成在其上形成有接片108的模塊一側(cè)方向上，即在水平方向上，并且使數(shù)據(jù)總線107垂直于其中形成有接片108的方向，即在垂直方向上形成。
前述本發(fā)明第四至第六實施例的存儲器模塊，即其中以短環(huán)路貫穿型方式形成的控制/地址總線以及數(shù)據(jù)總線，能夠高速高頻運行，而不需要諸如緩沖器或緩沖器等其他器件。
如上所述，圖3的本發(fā)明存儲器模塊可以不同地應用于圖5至10的優(yōu)選實施例中。與此同時，如上所述，存儲器模塊采用環(huán)路貫穿型，其中，將存儲器器件直接連接到數(shù)據(jù)總線而無需短線。但是，與圖2的傳統(tǒng)環(huán)路貫穿型相比，在本發(fā)明存儲器模塊中，數(shù)據(jù)總線被排列在模塊垂直方向上，從而顯著減小了整個通道的長度。
因此，本發(fā)明的存儲器模塊在保持了傳統(tǒng)環(huán)路貫穿型的優(yōu)點之外還減小了整個通道的長度，其結(jié)果是，縮短了通道上的信號傳輸延遲時間，降低了電波干擾。由此改善了高速特性。
另外，由于在通道上安裝了較少的存儲器器件，與傳統(tǒng)環(huán)路貫穿型相比，降低了容載，保持或減小了通道阻抗，從而相對地降低了諸如PCB和模塊連接器的系統(tǒng)的制造成本。此外，由于總線通過模塊一側(cè)輸入/輸出，總線的輸入管腳位于模塊前部的接片上，而總線的輸出管腳位于模塊后部的接片上，因此易于構(gòu)成系統(tǒng)。另外，由于存儲器模塊增大了模塊上存儲器器件的數(shù)目，因此易于擴展容量。
再者，如圖5至10的優(yōu)選實施例中所述，最好，控制/地址總線形成在其上形成有接片的模塊一側(cè)方向上，即在水平方向上，并且使數(shù)據(jù)總線垂直于模塊一側(cè)，即在垂直方向上形成。在上述互連結(jié)構(gòu)中，由于互連自由度提高，因此，與將兩個總線排列在相同方向上的情況相比，可以采用簡單的設計布局，并且，由于兩個分別的控制和數(shù)據(jù)總線垂直排列，因此，可以使由于兩個總線設計的互擾引起的噪聲最小。
因此，由于存儲器模塊減小了整個通道的長度，所以存儲器模塊適于高速運行。此外，存儲器模塊降低了諸如PCB和模塊連接器的系統(tǒng)的制造成本，并且能夠構(gòu)建可簡化系統(tǒng)配置的短環(huán)路貫穿型存儲器總線結(jié)構(gòu)。
盡管已參照其優(yōu)選實施例具體示出和描述了本發(fā)明，但是，本領(lǐng)域內(nèi)的普通技術(shù)人員應理解的是，可在有所附權(quán)利要求書限定的本發(fā)明宗旨和范圍內(nèi)對本發(fā)明進行各種形式上的和細節(jié)上的改變。
例如，在一替換實施例中，可以以短環(huán)路貫穿配置來設置控制/地址總線，同時在同一模塊上，以短線配置來設置數(shù)據(jù)總線。參照圖11A，在存儲器模塊53的第一面上設置多個存儲器器件。多個數(shù)據(jù)總線57A將數(shù)據(jù)發(fā)送到存儲器器件，如上所述。數(shù)據(jù)總線57A采用短線配置，如上所述?？刂?地址總線52采用任選緩沖器x以環(huán)路貫穿配置設置，如參照圖5-7所述。該配置可應用于存儲器器件位于模塊前面和后面的情況。
類似地，也可提供這樣一配置，其中，可以短線配置設置控制/地址總線，同時在同一模塊上，以短環(huán)路貫穿配置來設置數(shù)據(jù)總線。參照圖11B，在存儲器模塊53的第一面上設置多個存儲器器件。多個數(shù)據(jù)總線57將數(shù)據(jù)發(fā)送到存儲器器件，如上所述。數(shù)據(jù)總線57采用短環(huán)路貫穿配置，如上所述?？刂?地址總線52A采用任選緩沖器x以短線配置設置。該配置也可應用于存儲器器件位于模塊前面和后面的情況。
權(quán)利要求
1.一種存儲器模塊，其中安裝有多個存儲器器件，包括多個接片，位于所述存儲器模塊的第一前側(cè)和第二后側(cè)，用于與系統(tǒng)板上的連接器接口；多個數(shù)據(jù)總線，從所述存儲器模塊的前側(cè)上的接片延伸，并且通過所述模塊，直至所述存儲器模塊后側(cè)的接片；和連接到每個對應的數(shù)據(jù)總線的同樣多個存儲器器件。
2.如權(quán)利要求1所述的存儲器模塊，其中，所述接片在第一方向上延伸，其中，每個數(shù)據(jù)總線在基本上與所述第一方向垂直的第二方向上延伸。
3.如權(quán)利要求1所述的存儲器模塊，其中，所述存儲器模塊前側(cè)上的接片包括每個所述數(shù)據(jù)總線的輸入管腳，其中，所述存儲器模塊后側(cè)上的接片包括每個所述數(shù)據(jù)總線的輸出管腳。
4.如權(quán)利要求1所述的存儲器模塊，其中，所述存儲器模塊還包括控制/地址總線，從所述存儲器模塊的前側(cè)上的接片延伸，通過所述存儲器模塊，直至所述存儲器模塊后側(cè)上的接片；和控制/地址短線，從所述控制/地址總線分叉，并且共同連接到所述存儲器器件。
5.如權(quán)利要求4所述的存儲器模塊，其中，所述存儲器模塊還包括緩沖器或寄存器，用于在所述分叉點驅(qū)動所述控制/地址短線。
6.如權(quán)利要求4所述的存儲器模塊，其中，所述控制/地址短線基本上在存儲器模塊上的第一方向上延伸，并且其中控制/地址總線基本上在與所述第一方向基本垂直的第二方向上延伸。
7.如權(quán)利要求1所述的存儲器模塊，其中，所述存儲器模塊還包括控制/地址總線，從所述存儲器模塊前側(cè)的接片延伸，通過所述存儲器模塊，直至所述存儲器模塊后側(cè)的接片；第一控制/地址短線，從所述控制/地址總線分叉，并且共同連接到安裝在所述存儲器模塊前側(cè)上的存儲器器件；第二控制/地址短線，從所述控制/地址總線分叉，并且共同連接到安裝在所述存儲器模塊后側(cè)上的存儲器器件。
8.如權(quán)利要求7所述的存儲器模塊，其中，所述存儲器模塊還包括緩沖器或寄存器，用于在所述分叉點驅(qū)動第一所述控制/地址短線。
9.如權(quán)利要求7所述的存儲器模塊，其中，所述存儲器模塊還包括緩沖器或寄存器，用于在所述分叉點驅(qū)動所述第二控制/地址短線。
10.如權(quán)利要求7所述的存儲器模塊，其中，所述第一和第二控制/地址短線在基本上平行于其上形成有所述接片的存儲器模塊一側(cè)的第一方向上形成，并且其中，所述控制/地址總線在基本上垂直于所述第一方向的第二方向上形成。
11.如權(quán)利要求1所述的存儲器模塊，其中，所述存儲器模塊還包括控制/地址總線，從所述存儲器模塊前側(cè)的接片延伸，通過所述存儲器模塊，直至所述存儲器模塊后側(cè)的接片；控制/地址短線，從所述控制/地址總線分叉，其中，安裝在所述存儲器模塊前側(cè)上的所述存儲器器件和安裝在所述存儲器模塊后側(cè)上的存儲器器件共同連接到所述控制/地址短線。
12.如權(quán)利要求11所述的存儲器模塊，其中，所述存儲器模塊還包括緩沖器或寄存器，用于在所述分叉點驅(qū)動第一所述控制/地址短線。
13.如權(quán)利要求11所述的存儲器模塊，其中，所述控制/地址短線在基本上平行于其上形成有所述接片的存儲器模塊一側(cè)的第一方向上形成，并且其中，所述控制/地址總線在基本上垂直于所述第一方向的第二方向上形成。
14.如權(quán)利要求1所述的存儲器模塊，其中，所述存儲器模塊還包括控制/地址總線，其以環(huán)路貫穿配置形成，并且從所述接片的第一管腳延伸到所述接片的第二管腳，并且共同連接到所述存儲器器件。
15.如權(quán)利要求14所述的存儲器模塊，其中，所述控制/地址總線平行于其上形成有所述接片的存儲器模塊一側(cè)形成。
16.如權(quán)利要求1所述的存儲器模塊，其中，所述存儲器模塊還包括控制/地址總線，其在所述存儲器模塊前、后兩側(cè)上以環(huán)路貫穿配置形成，并且從所述接片的第一管腳延伸到所述接片的第二管腳，并且其中，安裝在所述存儲器模塊前側(cè)上的存儲器器件和安裝在所述存儲器模塊后側(cè)上的存儲器器件共同連接到所述控制/地址總線。
17.如權(quán)利要求16所述的存儲器模塊，其中，所述控制/地址總線平行于其上形成有所述接片的存儲器模塊一例形成。
18.一種存儲器模塊，具有多個存儲器器件，包括所述存儲器模塊前面的前接片和所述存儲器模塊后面的后接片，用于將所述模塊導電地連接到連接插座；多個數(shù)據(jù)總線，連接到所述存儲器器件；和至少一個控制/地址總線，連接到所述存儲器器件，其中，所述控制/地址總線和所述多個數(shù)據(jù)總線中的一個以短環(huán)路貫穿配置從所述前接片延伸，通過所述模塊，直至所述后接片。
19.如權(quán)利要求18所述的存儲器模塊，其中，所述多個數(shù)據(jù)總線是以短環(huán)路貫穿配置構(gòu)成的，并且其中所述控制/地址總線是以短線配置構(gòu)成的。
20.如權(quán)利要求18所述的存儲器模塊，其中，所述多個數(shù)據(jù)總線是以短線配置構(gòu)成的，并且其中所述控制/地址總線是以短環(huán)路貫穿配置構(gòu)成的。
21.其中安裝有多個存儲器器件的多個存儲器模塊，包括第一存儲器模塊；第二存儲器模塊；第一存儲器器件，安裝在所述第一存儲器模塊中；第二存儲器器件，安裝在所述第二存儲器模塊中；多個接片，位于所述第一和第二存儲器模塊前側(cè)和后側(cè)上，用于與系統(tǒng)板上的連接器接口；和多個數(shù)據(jù)總線，以短環(huán)路貫穿配置，從所述第一存儲器模塊的前側(cè)上的接片延伸，并且通過所述第一存儲器模塊，直至所述第一存儲器模塊后側(cè)的接片，其中，所述第一存儲器模塊的第一存儲器器件電連接到所述第二存儲器模塊的第二存儲器器件，其中，所述多個存儲器器件連接到每個對應的數(shù)據(jù)總線。
22.如權(quán)利要求21所述的存儲器模塊，其中，所述存儲器模塊還包括控制/地址總線，從所述存儲器模塊前側(cè)的接片延伸，通過所述存儲器模塊，直至所述存儲器模塊后側(cè)的接片；控制/地址短線，從所述控制/地址總線分叉，其中，安裝在所述存儲器模塊前側(cè)上的所述存儲器器件和安裝在所述存儲器模塊后側(cè)上的存儲器器件共同連接到所述控制/地址短線。
23.如權(quán)利要求21所述的存儲器模塊，其中，所述存儲器模塊還包括緩沖器或寄存器，用于在所述分叉點驅(qū)動第一所述控制/地址短線。
24.如權(quán)利要求21所述的存儲器模塊，其中，所述存儲器模塊是寄存的DIMM(雙列直插式存儲器模塊)。
25.如權(quán)利要求21所述的存儲器模塊，其中，所述存儲器模塊是未緩沖的DIMM(雙列直插式存儲器模塊)。
26.一種雙列直插式存儲器模塊，其中安裝有多個存儲器器件，包括多個接片，位于所述存儲器模塊的前側(cè)和后側(cè)，用于與系統(tǒng)板上的連接器接口；多個數(shù)據(jù)總線，從所述存儲器模塊前側(cè)上的接片延伸，通過所述模塊，直至所述存儲器模塊后側(cè)上的接片；多個通路，用于連接所述存儲器模塊的兩個不同信號層；和連接到每個對應的數(shù)據(jù)總線的同樣多個存儲器器件。
27.如權(quán)利要求26所述的雙列直插式存儲器模塊，其中，所述存儲器模塊還包括控制/地址總線，從所述存儲器模塊前側(cè)的接片延伸，通過所述存儲器模塊，直至所述存儲器模塊后側(cè)的接片；控制/地址短線，從所述控制/地址總線分叉，其中，安裝在所述存儲器模塊前側(cè)上的所述存儲器器件和安裝在所述存儲器模塊后側(cè)上的存儲器器件共同連接到所述控制/地址短線。
28.一種雙列直插式存儲器模塊，其中安裝有多個存儲器器件，包括多個接片，位于所述存儲器模塊的前側(cè)和后側(cè)，用于與系統(tǒng)板上的連接器接口；多個數(shù)據(jù)總線，從所述存儲器模塊前側(cè)上的接片延伸，通過所述模塊，直至所述存儲器模塊后側(cè)上的接片；多個通路，用于連接所述存儲器模塊的不同信號層；和連接到每個對應的數(shù)據(jù)總線的同樣多個存儲器器件。
29.如權(quán)利要求28所述的雙列直插式存儲器模塊，其中，所述存儲器模塊還包括控制/地址總線，從所述存儲器模塊前側(cè)的接片延伸，通過所述存儲器模塊，直至所述存儲器模塊后側(cè)的接片；控制/地址短線，從所述控制/地址總線分叉，其中，安裝在所述存儲器模塊前側(cè)上的所述存儲器器件和安裝在所述存儲器模塊后側(cè)上的存儲器器件通過所述不同信號層共同連接到所述控制/地址短線。
30.其中安裝有多個存儲器器件的多個存儲器模塊，包括第一存儲器模塊，具有前側(cè)和后側(cè)；第二存儲器模塊，具有前側(cè)和后側(cè)；多個接片，位于所述存儲器模塊的前側(cè)和后側(cè)，用于與系統(tǒng)板上的連接器接口，其中，所述前側(cè)的第一接片連接到所述第一存儲器模塊中后側(cè)的第一接片，并且所述前側(cè)的第一接片連接到所述第二存儲器模塊中后側(cè)的第一接片，其中，所述第一模塊中后側(cè)的第一接片通過系統(tǒng)板連接到所述第二模塊中前側(cè)的第一接片。
全文摘要
一種存儲器模塊,能夠構(gòu)成其中可減小整個通道長度的短環(huán)路貫穿型存儲器總線系統(tǒng),其中安裝有多個存儲器器件,包括:多個接片,位于存儲器模塊的前面一側(cè)和后面一側(cè),與系統(tǒng)板上的連接器接口;多個通路,連接存儲器模塊的兩個不同信號層;和多個數(shù)據(jù)總線,從存儲器模塊前側(cè)上的接片通過每個通路延伸到存儲器模塊后側(cè)的接片。至少一個存儲器器件連接到每個數(shù)據(jù)總線。每個數(shù)據(jù)總線與其上形成有接片的存儲器模塊一側(cè)垂直形成。
文檔編號H05K1/11GK1329363SQ0111772
公開日2002年1月2日 申請日期2001年4月29日 優(yōu)先權(quán)日2000年6月9日
發(fā)明者樸勉周, 蘇秉世 申請人:三星電子株式會社