專利名稱：藉控制印刷電路板或封裝基板的堆棧達(dá)到半導(dǎo)體裝置的顫動的減少的制作方法
技術(shù)領(lǐng)域：
本發(fā)明是關(guān)于印刷電路板(printed circuit board，PCB)以及封裝基板，更明確地
說，是關(guān)于藉控制堆棧達(dá)到半導(dǎo)體裝置的顫動的減少。
背景技術(shù)：
可程序化邏輯裝置(programmable logic device，PLD)是眾所熟知的集成電路 (IC)類型，它們可由使用者來程序化以實施指定的邏輯功能。其中一種類型的PLD為 現(xiàn)場可程序化門陣列(field programmable gate array，F(xiàn)PGA),其通常包含一可程序化鋪磚 的數(shù)組。舉例來說，該些可程序化鋪磚可能包含可程序化輸入/輸出區(qū)塊(input/output block, IOB)、可組態(tài)邏輯區(qū)塊(configurable logicblock，CLB)、專屬隨機存取內(nèi)存區(qū) 塊(dedicated random access memory block, BRAM)、乘法器、數(shù)字訊號處理區(qū)塊(digital signal processing block, DSP)、處理器、頻率管理器、延遲鎖相回路(delay lock loop， DLL)等。明顯的是，本文中所使用的“包含”具有包容之意，而沒有任何限制。其中一種此類FPGA是可從位于美國加州圣荷西市95124的Xilink公司購得的 Xilink Virtex FPGA。一 FPGA通常包含一 CLB數(shù)組，其會受到一圈IOB包圍。該 等CLB與IOB藉由一可程序化互連結(jié)構(gòu)來相互連接。該等CLB、IOB以及互連結(jié)構(gòu)通 常藉由將一串組態(tài)數(shù)據(jù)加載內(nèi)部組態(tài)內(nèi)存單元中而程序化，其定義如何組態(tài)該等CLB、 IOB以及互連結(jié)構(gòu)。該組態(tài)數(shù)據(jù)可自一外部內(nèi)存讀取，雖然習(xí)知上其為一外部集成電路 內(nèi)存EEPROM、EPROM, PROM以及類似的內(nèi)存；不過，亦可以使用一計算機來提供該 數(shù)據(jù)。接著，該等個別內(nèi)存單元的集合狀態(tài)決定該FPGA的功能。FPGA可能包含一或 多個嵌入式微處理器。舉例來說，一微處理器可能會放置在為其所保留的區(qū)域中，該區(qū) 域通常稱為“處理器區(qū)塊”。該FPGA會附接至一計算機或其它雷同裝置的印刷電路板 (PCB)。另一類型的PLD為復(fù)雜可程序化邏輯裝置(complex programmable logicdevice, CPLD)。CPLD包含兩個或多個“功能區(qū)塊”，它們連接在一起并且藉由一互連切換器 矩陣連接至輸入/輸出(I/O)資源。CPLD的每一個功能區(qū)塊包含一雙層AND/OR結(jié) 構(gòu)。為清楚說明目的，雖然可以使用其它類型的PLD和半導(dǎo)體裝置，但FPGA于下面說明。圖1所示為一范例印刷電路板(PCB) 100，其上安置著一范例FPGA芯片105。 多個接觸部件(舉例來說，金屬墊區(qū)域或彈簧探針(圖中未顯示))從PCB 100的上表面 延伸。FPGA芯片105上安置著多個焊球110，用以電連接至PCB 100的該等接觸部件。 FPGA芯片105還包含通過凸塊120電連接至一載體的晶粒115。PCB 100包含作為電力 供應(yīng)電壓軌、接地線以及訊號線(圖中未顯示)的層。通道經(jīng)由焊球110連接該些層并 且貫穿FPGA 105的電路。當(dāng)PCB電壓供應(yīng)驅(qū)動FPGA的電路時，PCB可能因至該等PCB層的連接產(chǎn)生在FPGA中造成顫動。造成顫動的其中一項因素是PCB中的局部電壓供應(yīng)噪聲。沿著在 FPGA中供應(yīng)電力與訊號給組件的線路中的寄生電感、電容以及電阻負(fù)載均可能導(dǎo)致電壓 波動，其包含接地彈跳(ground bounce)與供應(yīng)彈跳(supply bounce)，它們增加PCB中的
局部電力供應(yīng)噪聲。此噪聲提供延遲組件在該FPGA中含有該等延遲組件的頻率訊號上 產(chǎn)生顫動。圖2所示為一二十四層PCB堆棧的現(xiàn)行范例。此PCB 100具有三個電力供應(yīng)平 面11、13以及14;以及十個訊號平面1、3、5、7、9、16、18、20、22以及24。此種 施行將所有電力供應(yīng)平面11、13以及14放置在電路板的中間，但是每一個電力供應(yīng)平面 出現(xiàn)在該堆棧內(nèi)的順序則沒有指定任何特殊規(guī)則。舉例來說，該等電力供應(yīng)平面可能因 為它們不同的電壓而產(chǎn)生差異。以另一個范例來說，某些“核心”電力供應(yīng)平面會供電 給該FPGA內(nèi)的時序關(guān)鍵(timing-critical)電路，而其它電力供應(yīng)平面則供電給該FPGA 內(nèi)的輸入/輸出電路。進一步，此堆棧具有兩個彼此相鄰的電力供應(yīng)平面13與14，這允 許噪聲從其中一個平面耦合至另一個平面上。圖3所示為一八層封裝基板300堆棧的現(xiàn)行范例。該封裝基板300是一用來安 置硅晶粒的類PCB結(jié)構(gòu)。晶粒315經(jīng)由導(dǎo)體球320電連接至該封裝基板300。請注意， 相較于I/O電力供應(yīng)(如平面4上所示的“Vcc-I/O供應(yīng)平面”)，主核心供應(yīng)(如平面 6上所示的“ Vcc-主核心供應(yīng)平面”)以及第二核心供應(yīng)(如平面7上所示的“ Vcc-第 二核心供應(yīng)平面”)會比較遠(yuǎn)離晶粒315。圖4所示為一十層封裝基板300堆棧的現(xiàn)行范例。請注意，相較于第一I/O電力 供應(yīng)(如平面4上所示的“Vcc-I/O供應(yīng)平面”)，主核心電力供應(yīng)(如平面6上所示的
“Vcc-主核心供應(yīng)平面”)會比較遠(yuǎn)離晶粒315。同樣地，相較于第一與第二 I/O電力 供應(yīng)平面兩者(如平面4與8上所示的“Vcc-I/O供應(yīng)平面”)，第二核心電力供應(yīng)(如 平面10上所示的“Vcc-第二核心供應(yīng)平面”)會比較遠(yuǎn)離晶粒315。因此，當(dāng)頻率經(jīng)由一 PCB傳播至且貫穿一硅裝置(例如FPGA)時希望減少其上 的顫動數(shù)量。

發(fā)明內(nèi)容
提供一種藉控制PCB平面的堆棧達(dá)到降低裝置顫動的模型與方法，以便針對 FPGA里的關(guān)鍵核心電壓來最小化FPGA與PCB電壓平面間的電感。此外，提供一種藉 控制封裝基板平面的堆棧達(dá)到降低顫動的模型與方法，以便針對晶粒面的關(guān)鍵核心電壓 來最小化晶粒與基板電壓平面間的電感。


前面已經(jīng)借助附圖解釋過本發(fā)明的進一步細(xì)節(jié)，其中圖1所示為一范例PCB，其上安置著一范例FPGA ；圖2所示為一二十四層PCB堆棧的現(xiàn)行范例；圖3所示為一八層封裝基板堆棧的現(xiàn)行范例；圖4所示為一十層封裝基板堆棧的現(xiàn)行范例；圖5所示根據(jù)本發(fā)明實施例的二十四層PCB受控堆棧的范例；
圖6所示根據(jù)本發(fā)明實施例的二十二層PCB受控堆棧的范例；圖7所示根據(jù)本發(fā)明實施例的二十層PCB受控堆棧的范例；圖8所示根據(jù)本發(fā)明實施例的八層封裝基板受控堆棧的范例；圖9所示根據(jù)本發(fā)明實施例的十層封裝基板受控堆棧的范例；以及圖10所示根據(jù)本發(fā)明實施例的十層封裝基板受控堆棧的替代范例。
具體實施例方式本發(fā)明的各實施例可在頻率經(jīng)由一 PCB傳播至且貫穿一硅裝置(例如FPGA)時 減少其上的顫動數(shù)量。藉由最小化出現(xiàn)在驅(qū)動FPGA上的時序關(guān)鍵電路的內(nèi)部電壓軌上 的漣波(波峰至波峰的振幅以及振蕩兩者)數(shù)量可以抑制顫動。該些電壓軌行經(jīng)該PCB 的多個平面并且穿越該FPGA。FPGA的時序關(guān)鍵電路的范例有頻率樹、延遲線以及數(shù)字 頻率管理(digital clock management，DCM)。該些電路運作在主核心電壓上。頻率樹將 系統(tǒng)頻率訊號從一共同點散布至該系統(tǒng)中使用該頻率訊號的所有組件。延遲線是一用來 延遲一傳播訊號的傳輸線或等效裝置，例如模擬延遲線。本文所述的延遲線可能還包含 一物理裝置(例如緩沖器)，以用在多個頻率脈沖間提供受控延遲。延遲線可用來同步 用于頻率各種電路的頻率訊號。舉例來說，延遲線可以使用在各種數(shù)字頻率管理(DCM) 電路中，用以調(diào)整輸入頻率訊號與輸出頻率訊號間的扭曲(skew)。運作在第二核心電壓上的電路包含，但是并不受限于內(nèi)部電壓調(diào)節(jié)器、能隙 以及偏壓電壓。延遲線和DCM電路中的一些小部分也運作在此供應(yīng)上。運作在輸入/輸出(I/O)供應(yīng)上的電路包含輸入接收器與輸出驅(qū)動器。該等I/ O供應(yīng)并不會從任何核心電路(例如頻率樹、延遲線以及數(shù)字頻率管理(DCM))獲得。藉由最小化出現(xiàn)在用以驅(qū)動FPGA上的時序關(guān)鍵電路的電壓軌上的漣波與瞬時 噪聲的數(shù)量可以減少顫動。為減少該等電壓軌上的噪聲，必須減少該等電壓軌上的電 感。換言之，必須減少該FPGA以及該PCB中用于供應(yīng)至該FPGA的關(guān)鍵核心電壓的電 壓平面間的電感。由攜載來自電力供應(yīng)平面的電壓的線路上的電感所造成的初始瞬時電 壓是由下面公式1來操控
^ 公式 1
VL=L 貞其中，VL=電感器電壓L=電感，以及i=電流從此公式中得知，藉由最小化L可降低VL。藉由控制從該FPGA封裝的焊球至 該PCB上供應(yīng)平面的深度便可達(dá)成此目的，其可由下面公式2來操控
Ad其中，d=從該球體至該平面的長度，以及V=穿出通道的直徑
因為L的公式主要是由d來支配，所以，重要的便是控制d以達(dá)到最佳的L。于 半導(dǎo)體裝置(例如FPGA)中，特定的電路為時序敏感，因此，它們的效能與傳播主要決 定于方均根(RMS)電壓位準(zhǔn)以及出現(xiàn)在該內(nèi)部供應(yīng)上的瞬時波動。藉由保持該RMS位 準(zhǔn)并且最小化該等瞬時波動便會降低此電路的延遲變動性。因此，藉由最小化d提高顫 動效能。圖5所示根據(jù)本發(fā)明實施例的二十四層PCB受控堆棧的范例。所示的PCB100具 有二十四個不同平面，標(biāo)示為一至二十四。PCB 100具有十個訊號平面。PCB 100還具 有五個供應(yīng)平面，比圖2所示的現(xiàn)行二十四層堆棧多了兩個。PCB100中該等平面的堆棧 會受到正確的約束，以便在頻率從PCB 100傳播至FPGA 105時最小化其上的顫動數(shù)量。 該FPGA 105之上安置著焊球110并且和圖1中所示為相同的FPGA 105。于本文所述的 實施例中，可以使用FPGA以外的裝置，其包含，但是并不受限于其它類型的PLD以及 其它半導(dǎo)體裝置。在圖5中，PCB 100的電力、訊號以及接地平面會經(jīng)由電力、訊號以及接地線 路連接至FPGA 105，該等線路當(dāng)作通道從該等PCB平面經(jīng)由該等焊球110延伸至FPGA 105的電路。組成電力、訊號以及接地線路的導(dǎo)體線路與通道包含該等電力、訊號以及接 地平面。為清楚起見，該等電力、訊號以及接地平面中僅有一部分顯示在圖5中。舉例 來說，接地平面2與4會分別經(jīng)由接地線路140與160連接至FPGA 105。核心供應(yīng)平面 3與8會分別經(jīng)由電力線路150與180連接至FPGA 105。訊號平面1與5會分別經(jīng)由訊 號線路130與170連接至FPGA 105。就PCB平面的堆棧來說，本發(fā)明套用下面的設(shè)計規(guī)則。首先，相較于所有的I/O供應(yīng)平面，所有的核心供應(yīng)平面均比較靠近該FPGA 105。接著，如上面的討論，該等核心供應(yīng)平面是以特殊的順序堆棧以便最小化d，其 為從該球體至核心供應(yīng)平面3與8中某一個特殊平面的長度。來自該PCB用以提供給該 FPGA內(nèi)所有時序關(guān)鍵電路的主核心供應(yīng)電壓應(yīng)該放置在該PCB中最靠近該FPGA的電壓 供應(yīng)平面上。這最小化d，其為從球體110至該平面的長度。該主核心供應(yīng)電壓在圖中 顯示為平面3上的“VCC-主核心供應(yīng)平面”。來自該PCB的第二核心供應(yīng)電壓應(yīng)該放置在該PCB的下一個可用電壓供應(yīng)平面 上，后面則為第三核心供應(yīng)電壓，依此類推。該范例PCB 100具有一第二且為最后核心 供應(yīng)電壓，其在圖中顯示為平面8上的“Vcc-第二核心供應(yīng)平面”。該范例PCB 100不 具有任何第三或其它核心供應(yīng)電壓。于實施例中，PCB 100可能有一或多個核心供應(yīng)平接著，來自該PCB用于驅(qū)動該FPGA內(nèi)的輸入/輸出(I/O)電路且對該FPGA的 時序敏感電路的操作沒有任何沖擊的供應(yīng)電壓則應(yīng)該放置在該PCB中比較遠(yuǎn)離該FPGA 的電壓供應(yīng)平面上。該PCB上具有最大電壓的供應(yīng)應(yīng)該放置在最遠(yuǎn)離該FPGA的地方。 因為由較大供應(yīng)電壓所提供的I/O標(biāo)準(zhǔn)通常對噪聲會較大的邊限值，它們能夠耐受較大 的電壓波動。圖中顯示出三個I/O供應(yīng)平面。用以供應(yīng)最大電壓給FPGA 105的I/O供應(yīng)平面 會最遠(yuǎn)離該FPGA，并且在圖中顯示為平面22上的“Vcc-最高電壓I/O供應(yīng)平面”。用以供應(yīng)次大電壓給FPGA 105的I/O供應(yīng)平面會與該FPGA相隔次遠(yuǎn)，并且在圖中顯示為 平面17上的“Vcc-較高電壓I/O供應(yīng)平面”。該等I/O供應(yīng)平面中用以供應(yīng)最低電壓給 FPGA 105的I/O供應(yīng)平面會最靠近該FPGA，并且在圖中顯示為平面13上的“Vcc_最 低電壓I/O供應(yīng)平面”。于實施例中，PCB 100可能具有一或多個I/O供應(yīng)平面。接著，供應(yīng)平面3、8、13、17以及22會與至少一接地平面相關(guān)聯(lián)，如圖5中所 示。舉例來說，供應(yīng)平面13會與接地平面12相關(guān)聯(lián)；而四個供應(yīng)平面3、8、17以及22 則分別與兩個接地平面2與4、7與8、16與18以及21與23相關(guān)聯(lián)。用于受控PCB堆棧的另一規(guī)則為倒數(shù)第二層是一接地平面，而倒數(shù)第三層是一 I/O供應(yīng)平面。舉例來說，在圖5中，倒數(shù)第二層是接地平面23，而倒數(shù)第三層是平面 22上的“Vcc-最高電壓I/O供應(yīng)平面”。圖6所示根據(jù)本發(fā)明實施例的二十二層PCB受控堆棧的范例。其如圖5中具有 五個供應(yīng)平面以及十個訊號平面。不過，平面數(shù)已經(jīng)減少兩個接地平面。其使用到和上 面針對圖5所述的規(guī)則，并且以圖5作為起點以減少兩個接地平面。在圖6中，三個供 應(yīng)平面8、12以及16分別與一個接地平面7、11以及15相關(guān)聯(lián)。兩個供應(yīng)平面3以及 20依舊分別與兩個接地平面2與4以及19與21相關(guān)聯(lián)。圖7所示根據(jù)本發(fā)明實施例的二十層PCB受控堆棧的范例。其如圖6中具有五 個供應(yīng)平面以及十個訊號平面。不過，平面數(shù)已經(jīng)進一步減少兩個接地平面。因此，在 圖7中，所有五個供應(yīng)平面3、7、11、15以及18分別與一個接地平面2、6、10、14以 及19相關(guān)聯(lián)。圖8所示根據(jù)本發(fā)明實施例的八層封裝基板受控堆棧的范例。一封裝基板是一 用來安置一硅晶粒的類PCB結(jié)構(gòu)。圖8中所示的其中一種施行顯示出主核心供應(yīng)平面 (圖中顯示為平面3上的“Vcc-主核心供應(yīng)平面”)是放置在最靠近一晶粒(圖中未顯 示)的供應(yīng)平面上。此外，“Vcc-主核心供應(yīng)平面”亦可部分放置在平面1上未用于 繞送訊號的部分之中。將該主核心供應(yīng)平面放置在平面1上會進一步降低耦合至該晶粒 的電感。進一步言之，相較于任何I/O供應(yīng)平面，兩個核心供應(yīng)平面(圖中顯示為平面 3上的“Vcc-主核心供應(yīng)平面”以及平面5上的“Vcc-第二核心供應(yīng)平面”)會比較靠 近該晶粒。于此施行中，僅有一個I/O供應(yīng)平面，圖中顯示為平面7上的“Vcc-I/O供 應(yīng)平面”。圖9所示根據(jù)本發(fā)明實施例的十層封裝基板受控堆棧的范例。主要的主核心供 應(yīng)平面(圖中顯示為平面3上的“Vcc-主核心供應(yīng)平面”)是放置在最靠近一晶粒(圖 中未顯示)的供應(yīng)平面上。此外，“Vcc-主核心供應(yīng)平面”亦可部分放置在平面1上未 用于繞送訊號的部分之中。將該主核心供應(yīng)平面放置在平面1上會進一步降低耦合至該 晶粒的電感。進一步言之，相較于任何I/O供應(yīng)平面，兩個核心供應(yīng)平面(圖中顯示為 平面3上的“Vcc-主核心供應(yīng)平面”以及平面5上的“Vcc-第二核心供應(yīng)平面”)會 比較靠近該晶粒。于此施行中，有兩個I/O供應(yīng)平面。最低電壓I/O供應(yīng)平面(圖中顯 示為平面7上的“Vcc-最低電壓I/O供應(yīng)平面”)是該等I/O供應(yīng)平面中最靠近該晶粒 的。最后，最高電壓I/O供應(yīng)平面(圖中顯示為平面9上的“Vcc-較高電壓I/O供應(yīng)平 面”)則與該晶粒相隔最遠(yuǎn)。圖10所示根據(jù)本發(fā)明實施例的十層封裝基板受控堆棧的替代范例。圖10中的堆棧和圖9雷同，除了，平面8與9上的“Vcc-較高電壓I/O供應(yīng)平面”以及相鄰接地
平面已經(jīng)互換。 雖然上面已經(jīng)特別說明過本發(fā)明；不過，其僅教導(dǎo)熟悉本技術(shù)的人士如何制造 與使用本發(fā)明。雖然圖5顯示出在每個電力/接地夾層旁邊有兩個訊號層；不過，其它 實施例可能具有一或零個訊號層。有許多額外的修正例皆落在如下面權(quán)利要求所定義的 范疇的本發(fā)明的范疇內(nèi)。
權(quán)利要求
1.一種在印刷電路板(PCB)中排列平面的方法，一半導(dǎo)體裝置附接至該印刷電路板 (PCB)，該方法包括將該PCB的一或多個核心電壓供應(yīng)平面放置在該半導(dǎo)體裝置的近端處，其包括 將一主核心電壓供應(yīng)平面放置在最靠近該一或多個核心電壓供應(yīng)平面的半導(dǎo)體；以及以受到該一或多個核心電壓供應(yīng)平面中每一者驅(qū)動的該半導(dǎo)體裝置的電路能夠接受 供應(yīng)噪聲的數(shù)量為基礎(chǔ)，依照遞減的順序?qū)⒃撘换蚨鄠€核心電壓供應(yīng)平面中的其它核心 電壓供應(yīng)平面放置在該主核心電壓供應(yīng)平面的下方；以及將一或多個輸入/輸出(I/O)電壓供應(yīng)平面放置在該一或多個核心電壓供應(yīng)平面的下 方，其包括將一最低I/O電壓供應(yīng)平面放置在最靠近該一或多個核心電壓供應(yīng)平面處；以及 依照遞增電壓的順序?qū)⒃撘换蚨鄠€I/O電壓供應(yīng)平面中的其它I/O電壓供應(yīng)平面放置 在該最低I/O電壓供應(yīng)平面的下方。
2.如權(quán)利要求1所述的方法其中，放置該一或多個核心電壓供應(yīng)平面包括供應(yīng)電力給并且連接至該半導(dǎo)體裝置 的頻率電路；以及其中，放置該一或多個I/O電壓供應(yīng)平面包括供應(yīng)電力給并且連接至該半導(dǎo)體裝置 的I/O電路。
3.如權(quán)利要求1所述的方法，其進一步包括將該PCB的倒數(shù)第三平面分配給一最高電壓I/O供應(yīng)平面；以及 將該PCB的倒數(shù)第二平面分配給一接地平面。
4.如權(quán)利要求1所述的方法，其進一步包括將第一接地平面放置在該一或多個核心電壓供應(yīng)平面以及該一或多個I/O電壓供應(yīng) 平面中每一者的第一側(cè)的近端處。
5.如權(quán)利要求4所述的方法，其進一步包括將第二接地平面放置在該一或多個核心電壓供應(yīng)平面以及該一或多個I/O電壓供應(yīng) 平面中每一者的第二側(cè)的近端處。
6.如權(quán)利要求1所述的方法，其進一步包括通過導(dǎo)體線路藉由該一或多個核心電壓供 應(yīng)平面來驅(qū)動該半導(dǎo)體裝置中的該頻率電路。
7.如權(quán)利要求1所述的方法，其進一步包括通過導(dǎo)體線路藉由該一或多個I/O電壓供 應(yīng)平面來驅(qū)動該半導(dǎo)體裝置的該輸入/輸出電路。
8.—種在印刷電路板(PCB)中平面的排列，一半導(dǎo)體裝置附接至該印刷電路板 (PCB)，該 PCB 包括該PCB的一或多個核心電壓供應(yīng)平面，它們放置在該半導(dǎo)體裝置的近端處，其中 一主核心電壓供應(yīng)平面會放置在最靠近該一或多個核心電壓供應(yīng)平面的半導(dǎo)體；以及該一或多個核心電壓供應(yīng)平面中的其它核心電壓供應(yīng)平面會以受到該一或多個核心 電壓供應(yīng)平面中每一者驅(qū)動該半導(dǎo)體裝置的電路能夠接受的供應(yīng)噪聲的數(shù)量為基礎(chǔ)，依 照遞減的順序放置在該主核心電壓供應(yīng)平面的下方；以及一或多個輸入/輸出(I/O)電壓供應(yīng)平面，它們放置在該一或多個核心電壓供應(yīng)平面 的下方，其中一最低I/O電壓供應(yīng)平面放置在最靠近該一或多個核心電壓供應(yīng)平面處；以及該一或多個I/O電壓供應(yīng)平面中的其它I/O電壓供應(yīng)平面會依照遞增電壓的順序被置 在該最低I/O電壓供應(yīng)平面的下方。
9.如權(quán)利要求8所述的PCB，其中，該等一或多個核心電壓供應(yīng)平面會供應(yīng)電力給并 且連接至該半導(dǎo)體裝置的頻率電路；而該一或多個I/O電壓供應(yīng)平面會供應(yīng)電力給并且 連接至該半導(dǎo)體裝置的I/O電路。
10.如權(quán)利要求8所述的PCB，其進一步包括將該PCB的倒數(shù)第三平面分配給一最高電壓I/O電壓供應(yīng)平面；以及將該PCB的倒數(shù)第二平面分配給一接地平面。
11.如權(quán)利要求8所述的PCB，其進一步包括第一接地平面，其放置在該一或多個核心電壓供應(yīng)平面以及該一或多個I/O電壓供 應(yīng)平面中每一者的第一側(cè)的近端處。
12.如權(quán)利要求11所述的PCB，其進一步包括第二接地平面，其放置在該一或多個核 心電壓供應(yīng)平面以及該一或多個I/O電壓供應(yīng)平面中每一者的第二側(cè)的近端處。
13.如權(quán)利要求8所述的PCB，其進一步包括導(dǎo)體線路，該一或多個核心電壓供應(yīng)平 面會透過該等導(dǎo)體線路來驅(qū)動該半導(dǎo)體裝置中的頻率電路。
14.如權(quán)利要求8所述的PCB，其進一步包括導(dǎo)體線路，該一或多個I/O電壓供應(yīng)平 面會通過該等導(dǎo)體線路來驅(qū)動該半導(dǎo)體裝置的輸入/輸出電路。
15.—種在封裝基板中平面的排列，一晶粒附接至該封裝基板，該封裝基板包括一核心電壓供應(yīng)平面，其放置在該晶粒的近端處并且會連接用以供應(yīng)電力給該晶粒 的頻率電路；以及一 I/O電壓供應(yīng)平面，其放置在該一或多個核心電壓供應(yīng)平面的下方并且連接用以 供應(yīng)電力給該晶粒的I/O電路。
16.如權(quán)利要求15所述的封裝基板，其中，該核心電壓供應(yīng)平面以及一或多個其它核 心電壓供應(yīng)平面以受到該等核心電壓供應(yīng)平面中每一者驅(qū)動該晶粒的電路能夠接受的供 應(yīng)噪聲的數(shù)量為基礎(chǔ)，依照遞減的順序放置在該晶粒的近端處以及下方。
17.如權(quán)利要求15所述的封裝基板，其中，該I/O電壓供應(yīng)平面以及一或多個其它I/ O電壓供應(yīng)平面會依照遞增電壓的順序放置在該等核心電壓供應(yīng)平面的下方。
18.如權(quán)利要求15所述的封裝基板，其進一步包括導(dǎo)體線路，該核心電壓供應(yīng)平面通過該等導(dǎo)體線路來驅(qū)動該晶粒中的頻率電路；以及導(dǎo)體線路，該I/O電壓供應(yīng)平面通過該等導(dǎo)體線路來驅(qū)動該晶粒的輸入/輸出電路。
全文摘要
提供一種藉控制PCB平面(1-24)的堆棧達(dá)到降低裝置顫動的模型與方法，以便針對FPGA(105)里的關(guān)鍵核心電壓來最小化FPGA(105)與PCB電壓平面(1-24)間的電感。此外，提供一種藉控制封裝基板平面的堆棧達(dá)到降低顫動的模型與方法，以便針對晶粒里的關(guān)鍵核心電壓來最小化晶粒與基板電壓平面間的電感。
文檔編號H05K1/02GK102017815SQ200880119932
公開日2011年4月13日 申請日期2008年11月5日 優(yōu)先權(quán)日2008年1月9日
發(fā)明者安東尼·T.·道 申請人:吉林克斯公司