專利名稱：可降低外延時(shí)自摻雜的外延片襯底、外延片及半導(dǎo)體器件的制作方法
技術(shù)領(lǐng)域：
本實(shí)用新型涉及一種可降低外延時(shí)自摻雜的外延片襯底、外延片及半導(dǎo)體器件。
背景技術(shù)：
對(duì)于半導(dǎo)體器件來(lái)說(shuō)，需要外延層具有完美的晶體結(jié)構(gòu)，而且對(duì)外延層的厚度、導(dǎo)電類型、電阻率及電阻均勻性等方面均有一定的要求。半導(dǎo)體的電阻率一般隨著溫度、摻雜濃度、磁場(chǎng)強(qiáng)度及光照強(qiáng)度等因素的變化而改變。對(duì)于外延層與襯底的組合及產(chǎn)品規(guī)格是由后道產(chǎn)品應(yīng)用所決定。電路與電子元件需要在外延片上制作完成，不同的應(yīng)用如MOS型中PM0S、NM0S、CM0S和雙極型中飽和型和非飽和型。隨著集成電路設(shè)計(jì)朝向輕、薄、短、小及省電化的發(fā)展趨勢(shì)，行動(dòng)通訊、信息家電等產(chǎn)品無(wú)不力求節(jié)約能源消耗，對(duì)于外延產(chǎn)品要求也不斷提高。解決外延片電阻率的變化分布問(wèn)題，不僅可以滿足外延片輕、薄、小、省電發(fā)展趨勢(shì)，還可以提高外延片后道電子元件的使用率，有效降低客戶端的產(chǎn)品成本。襯底，也稱為基板。目前大量使用的同質(zhì)外延片中，襯底與外延層的主體構(gòu)成的元素相同，均為硅。摻雜劑主要有η型元素及ρ型元素。η型元素包括砷AS、銻和磷(PH) ；ρ型元素主要是硼元素。現(xiàn)有的外延片，襯底與外延層兩者摻雜劑的種類和濃度不相同。如常用的一種外延片，其襯底為N型，即襯底中摻雜η型原子磷、砷或銻中的一種或幾種；其外延層摻雜有ρ型原子硼。在外延片的生產(chǎn)過(guò)程中，存在著普遍的自摻雜現(xiàn)象。自摻雜是由于熱蒸發(fā)或者化學(xué)反應(yīng)的副產(chǎn)物對(duì)襯底的擴(kuò)散，襯底中的硅及雜質(zhì)進(jìn)入氣相，改變了氣相中的摻雜成分和濃度，從而導(dǎo)致了外延層中的雜質(zhì)實(shí)際分布偏離理想的情況。按產(chǎn)生的原因，自摻雜可分為氣相自摻雜、固相外擴(kuò)散及系統(tǒng)自摻雜。氣相自摻雜的摻雜物主要來(lái)自晶圓的背面和邊緣固相外擴(kuò)散。固相外擴(kuò)散的摻雜物主要來(lái)自襯底的擴(kuò)散，摻雜物在襯底與外延層的接觸面由襯底擴(kuò)散至外延層。系統(tǒng)自摻雜的摻雜物來(lái)自氣體晶片，石墨盤和反應(yīng)爐腔體等外延片生產(chǎn)裝置的內(nèi)部。由自摻雜的產(chǎn)生原因可看出，外延片生產(chǎn)過(guò)程中，尤其是氣相外延的生產(chǎn)方法中，自摻雜現(xiàn)象難以避免。如圖1所示為一種外延片的示意圖，由于自摻雜的影響，一般情況下，①處相對(duì)于外圈電阻率最高，②、③、④、⑤處次之，最邊緣的⑥、⑦、⑧、⑨處阻值相對(duì)更低。有些情況下也會(huì)存在邊緣處電阻率高于靠近圓心處電阻率的情況。衡量電阻均勻性的標(biāo)準(zhǔn)通過(guò)計(jì)算公式可算出，計(jì)算公式電阻率均勻性=(MAX-MIN) *100% /(ΜΑΧ+ΜΙΝ)，MAX為9個(gè)點(diǎn)中最大電阻率數(shù)值，MIN為9個(gè)點(diǎn)中最小電阻率數(shù)值。通過(guò)此計(jì)算公式計(jì)算得出的均勻性數(shù)值越小，則其均勻性越高，外延片質(zhì)量越高。目前，對(duì)于外延片的電阻率均勻性可以接受范圍小于5%。而現(xiàn)有技術(shù)中的外延片，其電阻率均勻性最低也僅能達(dá)到2. 5%，按照現(xiàn)有技術(shù)生產(chǎn)，電阻率均勻性數(shù)值難以再降低。[0009]襯底中的雜質(zhì)與外延層的雜質(zhì)的互相擴(kuò)散，降低了外延層的電阻均勻性。如何提供一種可降低外延層生產(chǎn)過(guò)程中的自擴(kuò)散襯底，以改善外延層電阻率均勻性，一向是業(yè)內(nèi)比較難以克服的問(wèn)題。

實(shí)用新型內(nèi)容本實(shí)用新型的目的是為了克服現(xiàn)有技術(shù)中的不足，提供一種可降低外延時(shí)自摻雜的外延片襯底。為實(shí)現(xiàn)以上目的，本實(shí)用新型通過(guò)以下技術(shù)方案實(shí)現(xiàn)可降低外延時(shí)自摻雜的外延片襯底，包括襯底本體，其特征在于，所述襯底本體背
面具有二氧化硅層。優(yōu)選地是，所述的二氧化硅層厚度為3_7um。優(yōu)選地是，在襯底本體正面設(shè)置有單晶硅層。優(yōu)選地是，所述的單晶硅層為三氯硅烷與氫氣在900°C 1050°C下反應(yīng)，反應(yīng)生成的單晶硅沉積在襯底本體正面形成。優(yōu)選地是，所述的三氯硅烷與氫氣通入反應(yīng)腔內(nèi)，氫氣的流速為120-170slm/s。優(yōu)選地是，所述的單晶硅層厚度為2-5 μ m。優(yōu)選地是，所述的襯底本體為N型。優(yōu)選地是，所述的N型襯底本體摻雜有砷、磷及銻中的至少一種元素。優(yōu)選地是，所述的襯底本體為P型。優(yōu)選地是，所述的P型襯底本體摻雜有硼。本實(shí)用新型的第二個(gè)目的是提供一種外延層電阻均勻性高的外延片。外延片，其特征在于，包括前述的可降低外延時(shí)自摻雜的外延片襯底。本實(shí)用新型的第三個(gè)目的是提供一種半導(dǎo)體器件。半導(dǎo)體器件，其特征在于，包括前述的外延片。外延層電阻率均勻性是衡量一個(gè)外延生產(chǎn)企業(yè)實(shí)力的重要指標(biāo)之一，是一種制程能力高低的衡量指標(biāo)。電阻率均勻性優(yōu)良會(huì)保證后面工藝外延片上的每一個(gè)器件電性符合要求。若外延片電阻率均勻性不良，在后續(xù)工藝過(guò)程中，會(huì)大大增加邊緣器件報(bào)廢率，增加工藝成本及降低集成電路產(chǎn)品品質(zhì)。本實(shí)用新型中，在襯底本體背面設(shè)置二氧化硅層、正面設(shè)置單晶硅層，可將襯底本體與外延層隔開(kāi)，因此可防止襯底本體與外延層產(chǎn)生自摻雜現(xiàn)象。防止襯底本體中的摻雜劑進(jìn)入外延層，可提高外延層的電阻率均勻性。使用本實(shí)用新型中的可降低外延時(shí)自摻雜的外延片襯底生產(chǎn)的外延層，其電阻率均勻性可以做到< 1.5%。相比于未使用本實(shí)用新型的可降低外延時(shí)自摻雜的外延片襯底生產(chǎn)的外延層，可大幅提高外延層電阻均勻性。使用本實(shí)用新型中的可降低外延時(shí)自摻雜的外延片襯底，可降低后續(xù)生產(chǎn)成本，提高產(chǎn)品品質(zhì)。

圖1為一種外延片電阻率測(cè)試點(diǎn)示意圖；圖2為本實(shí)用新型中的實(shí)施例1-4中的可降低外延時(shí)自摻雜的外延片襯底結(jié)構(gòu)示意圖。圖3為本實(shí)用新型中實(shí)施例5-8的外延片結(jié)構(gòu)示意圖。圖4為本實(shí)用新型的實(shí)施例9-12的可降低外延時(shí)自摻雜的外延片襯底結(jié)構(gòu)示意圖。圖5為本實(shí)用新型的實(shí)施例13-16的外延片結(jié)構(gòu)示意圖。
具體實(shí)施方式
下面結(jié)合實(shí)施例對(duì)本實(shí)用新型進(jìn)行詳細(xì)的描述實(shí)施例1-4圖2為實(shí)施例1-4中的可降低外延時(shí)自摻雜的外延片襯底結(jié)構(gòu)示意圖。如圖2所示，可降低外延時(shí)自摻雜的外延片襯底，包括襯底本體1，在襯底本體1背面設(shè)置有二氧化硅層4。襯底本體1既可以是N型，即摻雜有砷、磷或銻元素；所述的襯底本體1還可以是P型，即摻雜有硼元素。襯底本體背面的二氧化硅層可使用APCVD (常壓化學(xué)汽相沉積)方法來(lái)完成襯底
背封結(jié)構(gòu)層二氧化硅?；瘜W(xué)反應(yīng)方程式SiH4+2&— Si02+2H20二氧化硅使用WJ機(jī)臺(tái)，使用此機(jī)臺(tái)在于采用低溫工藝，反應(yīng)器結(jié)構(gòu)相對(duì)簡(jiǎn)單，沉積速率快。在半導(dǎo)體制程上，化學(xué)汽相反應(yīng)的環(huán)境，基本上分為氣體傳輸、熱能傳遞及反應(yīng)進(jìn)行三方面，亦即反應(yīng)氣體被導(dǎo)入反應(yīng)器中，由擴(kuò)散方式經(jīng)過(guò)邊界層(boundary layer)到達(dá)襯底表面，而由襯底表面提供反應(yīng)所需的能量，反應(yīng)氣體就在襯底表面產(chǎn)生化學(xué)變化，生成固體生成物，而沉積在襯底表面。實(shí)施例1-4均為重?fù)缴橐r底本體，實(shí)施例1-4中在襯底本體背面設(shè)置有3 μ m、4. 6 μ m>5. 5 μ m、6. 8 μ m 二_ft iiM。實(shí)施例5-8圖3為實(shí)施例5-8中的外延片結(jié)構(gòu)示意圖。實(shí)施例5-8分別使用實(shí)施例1_4中的襯底。如圖3所示，外延片，包括圖2所示的襯底，在襯底本體1正面生長(zhǎng)外延層3。所述襯底包括襯底本體1，在襯底本體1背面設(shè)置有一層二氧化硅薄膜4。外延層3設(shè)置在襯底本體1正面。對(duì)比實(shí)施例1-4中，在重?fù)缴橐r底本體背面未設(shè)置二氧化硅層，外延層直接在襯底本體正面生長(zhǎng)。實(shí)施例5-8與對(duì)比實(shí)施例1-4的外延層電阻均勻性對(duì)比數(shù)據(jù)如表1-4所示。每一組對(duì)比中，均選用同一批次生產(chǎn)的兩片襯底本體，一片在背面設(shè)置二氧化硅層后再生長(zhǎng)外延層；另一片直接在正面生長(zhǎng)外延層。外延層生長(zhǎng)工藝均相同。檢測(cè)點(diǎn)為如圖1所示的1-9個(gè)占
I ；^ ο表1 點(diǎn)1點(diǎn)2點(diǎn)3點(diǎn)4點(diǎn)5點(diǎn)6點(diǎn) 點(diǎn)8點(diǎn)9AVEUNI實(shí)施例 523. 883223. 75923. 377123. 513523.720123. 25623. 25923. 69523. 35623. 5351. 331%對(duì)比實(shí)施例124. 220724. 135323. 76224. 010324. 097323. 62222. 95622. 7822. 44823. 5593. 798%表2
點(diǎn)1點(diǎn)2點(diǎn)3點(diǎn)4點(diǎn)5點(diǎn)6點(diǎn)7點(diǎn)8點(diǎn)9AVEUNI實(shí)施例624. 170824. 064323.695723.998323. 544123. 69523.52523.45823. 51523. 7411.497%對(duì)比實(shí)施23. 801523. 889623. 58423.956423. 835123. 25522.52422.45822. 136823. 2713. 948%
I例2 I表 3
點(diǎn)1點(diǎn)2點(diǎn)3點(diǎn)4點(diǎn)5點(diǎn)6點(diǎn)7點(diǎn)8點(diǎn)9AVEUNI實(shí)施例724.270824. 064323. 695723. 998324. 144123. 78523. 75123. 8423. 75823. 9231. 199%對(duì)比實(shí)施例324. 801523. 889623. 58423. 956423. 835122. 25922. 4822. 422. 35923. 2855. 403%表4
點(diǎn)1點(diǎn)2點(diǎn)3點(diǎn)4點(diǎn)5點(diǎn)6點(diǎn)7點(diǎn)8點(diǎn)9AVEUNI實(shí)施例824. 136624.155823. 745824. 019624.062323. 45923. 69823. 69823. 58723. 8401.463%對(duì)比實(shí)施例424. 710423. 814523. 120723. 537623. 525322.01522. 9522. 5622. 64823. 2095. 769% 表1-表4中，點(diǎn)1-點(diǎn)9列分別表示9個(gè)點(diǎn)處的電阻率，單位歐姆·厘米。AVE列表示這九個(gè)點(diǎn)處的電阻率平均值。UOT列表示電阻均勻性，即按照電阻率均勻性公式電阻率均勻性=(MAX-MIN)*100% /(MAX+MIN)計(jì)算的數(shù)值。從表1-表4的數(shù)據(jù)可以看出，使用實(shí)施例1-4中的襯底，生長(zhǎng)的外延層電阻均勻
性更高。實(shí)施例9-12圖4為實(shí)施例9-12中的可降低外延時(shí)自摻雜的外延片襯底結(jié)構(gòu)示意圖。如圖4所示，可降低外延時(shí)自摻雜的外延片襯底，包括襯底本體1，在襯底本體1背面設(shè)置有一層二氧化硅薄膜4。襯底本體1正面具有單晶硅層2。單晶硅層2的厚度為2-5 μ m。其具體厚度可根據(jù)外延片的總體厚度、襯底本體的厚度確定。襯底厚度越高，則單晶硅層也越厚。后續(xù)生產(chǎn)中，在單晶硅層2表面生長(zhǎng)外延層。襯底本體1既可以是N型，即摻雜有砷、磷或銻元素；所述的襯底本體1還可以是P型，即摻雜有硼元素。實(shí)施例9-12均為重?fù)缴橐r底本體。實(shí)施例9-12中，分別在襯底正面設(shè)置有2 μ m、2. 6 μ m、3. 5 μ m、4. 8 μ m ；在襯底本體正面設(shè)置有3 μ m、4. 6 μ m、5. 5 μ m、6. 8 μ m單晶硅層。實(shí)施例13-16[0061]圖5為實(shí)施例13-16中的外延片結(jié)構(gòu)示意圖。如圖5所示，實(shí)施例13_16分別使用實(shí)施例6-9所示的可降低外延時(shí)自摻雜的外延片襯底，在單晶硅層2表面形成外延層3。 單晶硅層2設(shè)置于襯底本體1與外延層3之間。對(duì)比實(shí)施例5-8中，在襯底本體背面未設(shè)置二氧化硅層、正面未設(shè)置單晶硅層；外延層設(shè)置在襯底本體正面。實(shí)施例13-16的外延層與對(duì)比實(shí)施例5-8中的外延層電阻均勻性對(duì)比數(shù)據(jù)如表 5-8所示。每一組對(duì)比中，均選用同一批次生產(chǎn)的兩片襯底本體，一片在正面設(shè)置單晶硅層， 同時(shí)在背面設(shè)置二氧化硅層后，再在單晶硅層表面生長(zhǎng)外延層；另一片直接在正面生長(zhǎng)外延層。外延層生長(zhǎng)工藝均相同。檢測(cè)點(diǎn)為如圖1所示的1-9個(gè)點(diǎn)。表 5
權(quán)利要求1.可降低外延時(shí)自摻雜的外延片襯底，包括襯底本體，其特征在于，所述襯底本體背面具有二氧化硅層。
2.根據(jù)權(quán)利要求1所述的可降低外延時(shí)自摻雜的外延片襯底，其特征在于，所述的二氧化硅層厚度為3-7um。
3.根據(jù)權(quán)利要求1所述的可降低外延時(shí)自摻雜的外延片襯底，其特征在于，在襯底本體正面設(shè)置有單晶硅層。
4.根據(jù)權(quán)利要求3所述的可降低外延時(shí)自摻雜的外延片襯底，其特征在于，所述的單晶硅層厚度為2-5 μ m。
5.根據(jù)權(quán)利要求1所述的可降低外延時(shí)自摻雜的外延片襯底的生產(chǎn)，其特征在于，所述的襯底本體為N型。
6.根據(jù)權(quán)利要求1所述的可降低外延時(shí)自摻雜的外延片襯底，其特征在于，所述的襯底本體為P型。
7.外延片，其特征在于，包括權(quán)利要求1至6任一權(quán)利要求所述的可降低外延時(shí)自摻雜的外延片襯底。
8.半導(dǎo)體器件，其特征在于，包括權(quán)利要求7所述的外延片。
專利摘要本實(shí)用新型公開(kāi)了一種可降低外延時(shí)自摻雜的外延片襯底，包括襯底本體，其特征在于，所述襯底本體背面具有二氧化硅層。使用本實(shí)用新型中的可降低外延時(shí)自摻雜的外延片襯底生產(chǎn)的外延層，其電阻率均勻性數(shù)值可以做到＜1.5％。相比于未使用本實(shí)用新型的可降低外延時(shí)自摻雜的外延片襯底生產(chǎn)的外延層，可大幅提高外延層電阻均勻性。使用本實(shí)用新型中的可降低外延時(shí)自摻雜的外延片襯底，可降低后續(xù)生產(chǎn)成本，提高產(chǎn)品品質(zhì)。
文檔編號(hào)C30B25/18GK202332817SQ20112038161
公開(kāi)日2012年7月11日 申請(qǐng)日期2011年9月30日 優(yōu)先權(quán)日2011年9月30日
發(fā)明者林志鑫, 鐘旻遠(yuǎn), 陳斌, 顧昱 申請(qǐng)人:上海晶盟硅材料有限公司