線路基板、半導體封裝結(jié)構及線路基板制作工藝的制作方法
【專利摘要】本發(fā)明公開一種線路基板、半導體封裝結(jié)構及線路基板制作工藝。線路基板包括一線路疊構、一圖案化導體層、一介電層及多個增厚導體層。線路疊構具有一表面。圖案化導體層配置在表面上并具有多個走線。各走線具有一接合區(qū)段。介電層配置在表面上且覆蓋圖案化導體層。介電層具有多個接合開口。各接合開口暴露出對應的接合區(qū)段。各增厚導體層配置在對應的接合區(qū)段上。一種采用上述線路基板的半導體封裝結(jié)構及一種線路基板制作工藝也提供于此。
【專利說明】線路基板、半導體封裝結(jié)構及線路基板制作工藝
【技術領域】
[0001]本發(fā)明涉及應用于半導體封裝領域的線路基板、半導體封裝結(jié)構及線路基板制作工藝。
【背景技術】
[0002]在半導體封裝【技術領域】中，芯片載體（chip carrier)是一種用以將集成電路芯片(IC chip)連接至下一層級的電子元件，例如主機板或模塊板等。具有高布線密度的線路基板（circuit board)經(jīng)常作為高接點數(shù)的芯片載體。線路基板主要由多個圖案化導體層(patterned conductive layer)及多個介電層（dielectric layer)交替疊合而成,而兩圖案化導體層之間可通過導體孔（conductive via)來彼此電連接。
[0003]倒裝接合（flip-chip bonding)是一種應用于高接點數(shù)（high pin count)的芯片封裝技術，其通常采用線路基板作為芯片載體，并通過多個以面陣列方式排列的導電凸塊(conductive bump),以將芯片電連接至線路基板的多個接墊。為了減少接墊之間的間距來提高接墊的密度，一種現(xiàn)有的作法是利用線路基板上的防焊層的大型開口來完全暴露出線路基板上的芯片接合區(qū)，并通過線路基板上的走線（trace)位在芯片接合區(qū)內(nèi)的一接合區(qū)段（bonding segment)來焊接至對應的導體凸塊。
[0004]承上所述，當兩個相鄰的接合區(qū)段之間存在另一條走線的一過渡區(qū)段(transitional segment)時，為了減少這兩相鄰的接合區(qū)段之間的距離，需窄化上述的過渡區(qū)段。然而，為了確保過渡區(qū)段能提供電性傳輸?shù)墓δ?，過渡區(qū)段的窄化有其限制，這將不利于相鄰二接合區(qū)段的間距的減少。此外，接合區(qū)段的接合面積取決于走線的寬度及厚度。為了確保接合區(qū)段具有足夠的接合面積，走線的窄化也有其限制，這也不利于相鄰二接合區(qū)段的間距的減少。

【發(fā)明內(nèi)容】

[0005]本發(fā)明的目的在于提供一種線路基板，應用于半導體封裝技術。
[0006]本發(fā)明的再一目的在于提供一種半導體封裝結(jié)構，以應用于封裝半導體集成電路
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[0007]本發(fā)明的又一目的在于提供一種線路基板制作工藝，用以制作出應用于半導體封裝領域的線路基板。
[0008]為達上述目的，本發(fā)明的一種線路基板，其包括一線路疊構、一圖案化導體層、一介電層及多個增厚導體層。線路疊構具有一表面。圖案化導體層配置在表面上并具有多個走線。各走線具有一接合區(qū)段。介電層配置在表面上且覆蓋圖案化導體層。介電層具有多個接合開口，各接合開口暴露出對應的接合區(qū)段。各增厚導體層配置在對應的接合區(qū)段上。
[0009]本發(fā)明的一種半導體封裝結(jié)構，包括一線路基板及一芯片。線路基板包括一線路疊構、一圖案化導體層、一介電層及多個增厚導體層。線路疊構具有一表面。圖案化導體層配置在表面上并具有多個走線。各走線具有一接合區(qū)段。介電層配置在表面上且覆蓋圖案化導體層。介電層具有多個接合開口，各接合開口暴露出對應的接合區(qū)段。各增厚導體層配置在對應的接合區(qū)段上。芯片連接這些增厚導體層。
[0010]本發(fā)明的一種線路基板制作工藝，包括下列步驟。提供一線路疊構及一圖案化導體層，其中線路疊構具有一表面，圖案化導體層配置在表面上且具有多個走線，且各走線具有一接合區(qū)段及一電鍍區(qū)段。形成一介電層覆蓋表面及圖案化導體層，其中介電層具有多個接合開口及多個電鍍開口，各接合開口暴露出對應的接合區(qū)段，且各電鍍開口暴露出對應的電鍍區(qū)段。形成一電鍍籽晶層覆蓋表面、這些接合區(qū)段、這些電鍍區(qū)段及介電層。形成一掩模覆蓋電鍍籽晶層，其中掩模具有多個掩模開口，且各掩模開口暴露出電鍍籽晶層在對應的接合區(qū)段上的一部分。以掩模為蝕刻掩模蝕刻電鍍籽晶層，以移除電鍍籽晶層在這些接合區(qū)段上的這些部分而暴露出這些接合區(qū)段。在蝕刻電鍍籽晶層以后，以掩模為電鍍掩模并經(jīng)由電鍍籽晶層及這些走線，在各接合區(qū)段上電鍍一增厚導體層。在電鍍這些增厚導體層以后，移除掩模及電鍍籽晶層。
[0011]基于上述，本發(fā)明通過在接合區(qū)段上形成增厚導體層，以增加接合區(qū)段的寬度及高度，因而增加接合面積。另外，在本發(fā)明的線路基板制作工藝中，利用介電層的電鍍開口暴露出走線的電鍍區(qū)段，以由此作為電流路徑在走線的接合區(qū)段上電鍍增厚導體層。
[0012]為讓本發(fā)明的上述特征和優(yōu)點能更明顯易懂，下文特舉實施例，并配合所附附圖作詳細說明如下。
【專利附圖】

【附圖說明】
[0013]圖I為本發(fā)明的一實施例的一種線路基板的俯視圖；
[0014]圖2為圖I的線路基板的X部位的放大圖；
[0015]圖3A為圖2的局部的線路基板沿線3A-3A的剖視圖；
[0016]圖3B為圖2的局部的線路基板沿線3B-3B的剖視圖；
[0017]圖3C為圖2的局部的線路基板沿線3C-3C的剖視圖；
[0018]圖4A為圖2的局部的線路基板的圖案化導體層的走線的局部的立體圖；
[0019]圖4B為圖2的局部的線路基板的圖案化導體層的走線的局部及增厚導體層的立體圖；
[0020]圖5為本發(fā)明的一實施例的一種半導體封裝結(jié)構的俯視圖；
[0021]圖6為圖5的半導體封裝結(jié)構沿線6-6的剖視圖；
[0022]圖7為圖5的線路基板的Y部位的放大圖；
[0023]圖8A為圖7的局部的線路基板沿線8A-8A的剖視圖；
[0024]圖8B為圖7的局部的線路基板沿線8B-8B的剖視圖；
[0025]圖8C為圖7的局部的線路基板沿線8C-8C的剖視圖；
[0026]圖9A至圖9G為本發(fā)明的另一實施例的一種線路基板制作工藝的局部俯視圖；
[0027]圖IOA至圖IOG分別為圖9A至圖9G的線路基板沿著線1_1的上半部剖視圖；
[0028]圖IlA至圖IlG分別為圖9A至圖9G的線路基板沿著線II-II的上半部剖視圖。
[0029]符號說明
[0030]10 :半導體封裝結(jié)構
[0031]12:芯片[0032]14:導電凸塊
[0033]14a :焊料
[0034]16 :底膠
[0035]18:導電球
[0036]100 :線路基板
[0037]110:線路疊構
[0038]110a、110b、202a :表面
[0039]120、180、204 :圖案化導體層
[0040]122、206 :走線
[0041]122a、206a :接合區(qū)段
[0042]122a-l :頂面
[0043]122a-2 :側(cè)面
[0044]122b、206b :電鍍區(qū)段
[0045]130、190、208 :介電層
[0046]132a、208a :接合開口
[0047]132b、208b :電鍍開口
[0048]140,214 :增厚導體層
[0049]182 :接墊
[0050]202 :線路疊構
[0051]210:電鍍籽晶層
[0052]212 :掩模
[0053]212a:掩模開口
[0054]B :芯片接合區(qū)
[0055]P :芯片投影區(qū)
[0056]X、Y:部位
【具體實施方式】
[0057]圖I為本發(fā)明的一實施例的一種線路基板的俯視圖，圖2為圖I的線路基板的X部位的放大圖，圖3Α為圖2的局部的線路基板沿線3Α-3Α的剖視圖，圖3Β為圖2的局部的線路基板沿線3Β-3Β的剖視圖，而圖3C為圖2的局部的線路基板沿線3C-3C的剖視圖。請參考圖I、圖2及圖3Α至圖3C，本實施例的線路基板100包括一線路疊構110。線路疊構110具有一表面110a。在本實施例中，線路疊構110由多個圖案化導體層及一或多個介電層交替疊合而成，而這些圖案化導體層之間可通過這些導體孔而彼此電連接。然而，本發(fā)明不以此為限。在其他未繪示實施例中，線路疊構110也可由其他數(shù)量的圖案化導體層及介電層交替疊合而成。在另一未繪示實施例中，線路疊構110也可僅由單一介電層所構成。
[0058]請再參考圖I、圖2及圖3A至圖3C，本實施例的線路基板100更包括一圖案化導體層120、一介電層130及多個增厚導體層140。圖案化導體層120配置在表面IlOa上并具有多個走線122。各走線122具有一接合區(qū)段122a。介電層130 (例如防焊層）配置在表面IlOa上且覆蓋圖案化導體層120，且介電層130具有多個接合開口 132a，各接合開口132a暴露出對應的接合區(qū)段122a。各增厚導體層140配置在對應的接合區(qū)段122a上。
[0059]值得注意的是，在一般已知的利用走線配置接合區(qū)段的技術中，走線的接合區(qū)段僅為走線的一小線段，故已知的接合區(qū)段的寬度及厚度與構成此已知的接合區(qū)段的走線的寬度及厚度分別是相同的。然而，在本發(fā)明的實施例中，由于走線122的接合區(qū)段122a上配置有增厚導體層140，因此接合區(qū)段122a及增厚導體層140的寬度總和將大于構成接合區(qū)段122a的走線122的寬度，且接合區(qū)段122a及增厚導體層140的厚度總和將大于構成接合區(qū)段122a的走線122的厚度。因此，在本發(fā)明中，在接合區(qū)段上形成增厚導體層，以增加接合區(qū)段的寬度及高度，因而增加接合面積。
[0060]圖4A為圖2的局部的線路基板的圖案化導體層的走線的局部的立體圖，而圖4B為圖2的局部的線路基板的圖案化導體層的走線的局部及增厚導體層的立體圖。請參考圖3A、圖3B、圖4A及圖4B，各接合區(qū)段122a具有遠離表面IlOa的一頂面122a_l及分別從頂面122a-l兩側(cè)延伸至表面IlOa的兩側(cè)面122a_2，且各增厚導體層140配置在對應的接合區(qū)段122a的頂面122a-l及這些側(cè)面122a_2上。
[0061]請再參考圖I、圖2、圖3B及圖3C，各走線122具有一電鍍區(qū)段122b，介電層具有多個電鍍開口 132b，且各電鍍開口 132b暴露出對應的電鍍區(qū)段122b。此外，線路疊構110具有一芯片接合區(qū)B，且這些接合開口 132a及這些電鍍開口 132b位于芯片接合區(qū)B內(nèi)。另夕卜，線路疊構110更具有一芯片投影區(qū)P，而這些接合開口 132a位于芯片接合區(qū)B內(nèi)。在另一未繪示的實施例中，當相鄰的走線122之間的間距縮小時，上述的多個電鍍開口 132b可以一較大的電鍍開口取代。換言之，此較大電鍍開口同時暴露出多條走線122以及對應的多個電鍍區(qū)段122b。
[0062]值得注意的是，這些電鍍區(qū)段122b的用途在下文所介紹的線路基板制作工藝的實施例進行更詳細地說明。
[0063]請再參考圖I及圖3A至圖3C,線路基板100還包括另一圖案化導體層180及另一介電層190，且線路疊構110還包括另一表面110b。圖案化導體層180配置在表面IlOb上，并具有多個接墊182。介電層190 (例如防焊層)配置在表面IlOa上且覆蓋圖案化導體層180，但暴露出圖案化導體層180的多個接墊182。因此，圖案化導體層120經(jīng)由線路疊構110電連接至圖案化導體層180，并經(jīng)由這些接墊182電連接至下一層級的電子裝置(未繪示)。
[0064]圖5為本發(fā)明的一實施例的一種半導體封裝結(jié)構的俯視圖，而圖6為圖5的半導體封裝結(jié)構沿線6-6的剖視圖。請參考圖5及圖6，本實施例的半導體封裝結(jié)構10包含一芯片12及上述實施例的線路基板100，其中芯片12以倒裝接合的方式連接至線路基板100。
[0065]圖7為圖5的線路基板的Y部位的放大圖，圖8A為圖7的局部的線路基板沿線8A-8A的剖視圖，圖8B為圖7的局部的線路基板沿線8B-8B的剖視圖，而圖8C為圖7的局部的線路基板沿線8C-8C的剖視圖。請參考圖7及圖8A至圖8C，在本實施例中，半導體封裝結(jié)構10具有多個導電凸塊14，其配置于芯片12與線路基板100之間，以將芯片12連接至這些增厚導體層140。在本實施例中，通過焊料14a將各導電凸塊14連接至對應的增厚導體層140。
[0066]請再參考圖7及圖8A至圖SC，半導體封裝結(jié)構10更包括一底膠16，其配置于芯片12及線路基板100之間，并填入這些電鍍開口 132b以覆蓋這些電鍍區(qū)段122b，因而達到絕緣包覆這些電鍍區(qū)段122b的目的。在本實施例中，底膠160的分布范圍在芯片接合區(qū)B(如圖I所繪示)，其邊界略大于芯片12的邊界。此外，在本實施例中，半導體封裝結(jié)構10更包括多個導電球18，其分別連接至這些接墊182，以連接至下一層級的電子裝置，例如主機板或模塊板等。
[0067]圖9A至圖9G為本發(fā)明的另一實施例的一種線路基板制作工藝的局部俯視圖，其類似于圖I的線路基板的X部位的放大（即圖2)，圖IOA至圖IOG分別為圖9A至圖9G的線路基板沿著線I-I的上半部剖視圖，而圖IlA至圖IlG分別為圖9A至圖9G的線路基板沿著線II-II的上半部剖視圖。在本實施例中，僅以線路基板的上半部進行說明。請參考圖9A、IOA及圖11A，首先，提供一線路疊構202及一圖案化導體層204，其中線路疊構202具有一表面202a，圖案化導體層204配置在表面202a上且具有多個走線206，且各走線206具有一接合區(qū)段206a及一電鍍區(qū)段206b。
[0068]接著，請參考圖9B、IOB及圖11B，形成一介電層208(例如防焊層)覆蓋表面202a及圖案化導體層204，其中介電層208具有多個接合開口 208a及多個電鍍開口 208b，各接合開口 208a暴露出對應的接合區(qū)段206a，且各電鍍開口 208b暴露出對應的電鍍區(qū)段206b。在本實施例中，線路疊構202具有一芯片接合區(qū)B，且這些接合開口 208a及這些電鍍開口208b位于芯片接合區(qū)B內(nèi)。在另一未繪示的實施例中，當相鄰的走線206之間的間距縮小時，上述的多個電鍍開口 208b可以一較大的電鍍開口取代。換言之，此較大電鍍開口同時暴露出多條走線206以及對應的多個電鍍區(qū)段206b。
[0069]接著，請參考圖9C、IOC及圖11C，形成一電鍍籽晶層210覆蓋表面202a、這些接合區(qū)段206a、這些電鍍區(qū)段206b及介電層208。接著，請參考圖9D、IOD及圖11D，形成一掩模212覆蓋電鍍籽晶層210，其中掩模212具有多個掩模開口 212a，且各掩模開口 212a暴露出電鍍籽晶層210在對應的接合區(qū)段206a上的一部分。接著，請參考圖9E、10E及圖11E，以掩模212為蝕刻掩模蝕刻電鍍籽晶層210，以移除電鍍籽晶層210在這些接合區(qū)段206a上的這些部分而暴露出這些接合區(qū)段206a。
[0070]接著，請參考圖9F、圖IOF及圖11F，在蝕刻電鍍籽晶層210以后，以掩模212為電鍍掩模并經(jīng)由電鍍籽晶層210及這些走線206，在各接合區(qū)段206a上電鍍一增厚導體層214。類似于圖4A的接合區(qū)段122a，各接合區(qū)段206a具有遠離表面202a的一頂面206a_l及分別從頂面206a-l的兩側(cè)延伸至表面202a的兩側(cè)面206a_2，而對應的增厚導體層214則配置在接合區(qū)段206a的頂面206a-l及這兩側(cè)面206a_2上。
[0071]最后，請參考圖9G、圖IOG及圖11G，在電鍍這些增厚導體層214以后，移除掩模212及電鍍籽晶層210。
[0072]綜上所述，本發(fā)明通過介電層（例如防焊層）覆蓋配置在線路疊構上的圖案化導體層，但暴露出圖案化導體層的走線的接合區(qū)段，使得相鄰的接合區(qū)段的間距可以減少，特別是相鄰的接合區(qū)段之間存在其他走線，且相鄰的接合區(qū)段彼此不易橋接（Bridging)。此夕卜，本發(fā)明在接合區(qū)段上形成增厚導體層，以增加接合區(qū)段的寬度及高度，因而增加接合面積。
[0073]除此之外，在本發(fā)明的線路基板制作工藝中，利用介電層的電鍍開口暴露出走線的電鍍區(qū)段，以由此作為電流路徑在走線的接合區(qū)段上電鍍增厚導體層。同時，更可通過底膠來填充電鍍開口以包覆走線的電鍍區(qū)段，以達到絕緣包覆電鍍區(qū)段的目的。[0074]雖然已結(jié)合以上實施例公開了本發(fā)明，然而其并非用以限定本發(fā)明，任何所屬【技術領域】中熟悉此技術者，在不脫離本發(fā)明的精神和范圍內(nèi)，可作些許的更動與潤飾，故本發(fā)明的保護范圍應以附上的權利要求所界定的為準。
【權利要求】
1.一種線路基板，包括： 線路置構，具有一表面； 圖案化導體層，配置在該表面上并具有多個走線，各該走線具有一接合區(qū)段； 介電層，配置在該表面上且覆蓋該圖案化導體層，且該介電層具有多個接合開口，各該接合開口暴露出對應的該接合區(qū)段；以及 多個增厚導體層，各該增厚導體層配置在對應的該接合區(qū)段上。
2.如權利要求1所述的半導體封裝結(jié)構，其中各該接合區(qū)段具有遠離該表面的一頂面及分別從該頂面兩側(cè)延伸至該表面的兩側(cè)面，且各該增厚導體層配置在對應的該接合區(qū)段的該頂面及該些側(cè)面上。
3.如權利要求1所述的線路基板，其中各該走線具有一電鍍區(qū)段，該介電層具有多個電鍍開口，且各該電鍍開口暴露出對應的該電鍍區(qū)段。
4.如權利要求3所述的線路基板，其中該線路基板適于通過一底膠與一芯片連接，而該底膠適于配置于該芯片與該線路基板之間，并填入該些電鍍開口以覆蓋該些電鍍區(qū)段。
5.如權利要求3所述的線路基板，其中該線路疊構具有一芯片接合區(qū)，且該些接合開口及該些電鍍開口位于該芯片接合區(qū)內(nèi)。
6.如權利要求1所述的線路基板，其中該介電層為一防焊層。
7.如權利要求1所述的線路基板，其中各該接合區(qū)段與對應的該增厚導體層的寬度總和大于對應的該走線的寬度，且各該接合區(qū)段與對應的該增厚導體層的厚度總和大于對應的該走線的厚度。
8.—種半導體封裝結(jié)構,包括： 線路基板，包括： 線路置構，具有一表面； 圖案化導體層，配置在該表面上并具有多個走線，各該走線具有一接合區(qū)段； 介電層，配置在該表面上且覆蓋該圖案化導體層，且該介電層具有多個接合開口，各該接合開口暴露出對應的該接合區(qū)段；以及 多個增厚導體層，各該增厚導體層配置在對應的該接合區(qū)段上；以及 芯片，連接該些增厚導體層。
9.如權利要求8所述的半導體封裝結(jié)構，其中各該接合區(qū)段具有遠離該表面的一頂面及分別從該頂面兩側(cè)延伸至該表面的兩側(cè)面，且各該增厚導體層配置在對應的該接合區(qū)段的該頂面及該些側(cè)面上。
10.如權利要求8所述的半導體封裝結(jié)構，其中各該走線具有一電鍍區(qū)段，該介電層具有多個電鍍開口，且各該電鍍開口暴露出對應的該電鍍區(qū)段。
11.如權利要求10所述的半導體封裝結(jié)構，還包括： 底膠，配置于該芯片與該線路基板之間，并填入該些電鍍開口以覆蓋該些電鍍區(qū)段。
12.如權利要求10所述的半導體封裝結(jié)構，其中該線路疊構具有一芯片接合區(qū)，且該些接合開口及該些電鍍開口位于該芯片接合區(qū)內(nèi)。
13.如權利要求8所述的半導體封裝結(jié)構，其中該線路疊構具有一芯片投影區(qū)，且該些接合開口位于該芯片投影區(qū)內(nèi)。
14.如權利要求8所述的半導體封裝結(jié)構，其中該介電層為一防焊層。
15.如權利要求8所述的半導體封裝結(jié)構，還包括： 多個導電凸塊，配置于該芯片與該線路基板之間，以將該芯片連接至該些增厚導體層。
16.一種線路基板制作工藝，包括： 提供一線路疊構及一圖案化導體層，其中該線路疊構具有一表面，該圖案化導體層配置在該表面上且具有多個走線，且各該走線具有一接合區(qū)段及一電鍍區(qū)段； 形成一介電層覆蓋該表面及該圖案化導體層，其中該介電層具有多個接合開口及多個電鍍開口，各該接合開口暴露出對應的該接合區(qū)段，且各該電鍍開口暴露出對應的該電鍍區(qū)段； 形成一電鍍籽晶層覆蓋該表面、該些接合區(qū)段、該些電鍍區(qū)段及該介電層； 形成一掩模覆蓋該電鍍籽晶層，其中該掩模具有多個掩模開口，且各該掩模開口暴露出該電鍍籽晶層在對應的該接合區(qū)段上的一部分； 以該掩模為蝕刻掩模蝕刻該電鍍籽晶層，以移除該電鍍籽晶層在該些接合區(qū)段上的該些部分而暴露出該些接合區(qū)段； 在蝕刻該電鍍籽晶層以后，以該掩模為電鍍掩模并經(jīng)由該電鍍籽晶層及該些走線，在各該接合區(qū)段上電鍍一增厚導體層；以及 在電鍍該些增厚導體層以后，移除該掩模及該電鍍籽晶層。
17.如權利要求16所述的線路基板制作工藝，其中各該接合區(qū)段具有遠離該表面的一頂面及分別從該頂面兩側(cè)延伸至該表面的兩側(cè)面，且各該增厚導體層配置在對應的該接合區(qū)段的該頂面及該些側(cè)面上。
18.如權利要求16所述的線路基板制作工藝，其中該線路疊構具有一芯片接合區(qū)，且該些接合開口及該些電鍍開口位于該芯片接合區(qū)內(nèi)。
19.如權利要求16所述的線路基板制作工藝，其中該介電層為一防焊層。
20.如權利要求16所述的線路基板制作工藝，其中各該接合區(qū)段與對應的該增厚導體層的寬度總和大于對應的該走線的寬度，且各該接合區(qū)段與對應的該增厚導體層的厚度總和大于對應的該走線的厚度。
【文檔編號】H05K1/02GK103545286SQ201310484756
【公開日】2014年1月29日 申請日期:2013年10月16日 優(yōu)先權日:2013年8月28日
【發(fā)明者】宮振越 申請人:威盛電子股份有限公司